《電子技術(shù)應(yīng)用》
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基于SOPC的交錯(cuò)APFC變換器設(shè)計(jì)
2017年電子技術(shù)應(yīng)用第7期
閻昌國(guó)1，龔仁喜2，劉小雍1
1.遵義師范學(xué)院 工學(xué)院，貴州 遵義563006；2.廣西大學(xué) 電氣工程學(xué)院，廣西 南寧530004
摘要： 針對(duì)基于串行結(jié)構(gòu)控制器（如MCU、DSP）設(shè)計(jì)的交錯(cuò)有源功率因素校正(APFC)變換器存在運(yùn)行速度慢、動(dòng)態(tài)特性差的問(wèn)題，提出了一種基于SOPC技術(shù)控制的交錯(cuò)APFC變換器架構(gòu)。該架構(gòu)采用并行結(jié)構(gòu)FPGA作為開(kāi)發(fā)平臺(tái)，以NiosⅡ軟核處理器為核心，運(yùn)行速度快，提升了系統(tǒng)的整體性能。文中設(shè)計(jì)了系統(tǒng)各模塊的IP核，并構(gòu)建了交錯(cuò)APFC變換器的SOPC系統(tǒng)。800 W的樣機(jī)實(shí)驗(yàn)結(jié)果表明：該方案具有功率因素校正效果好、峰值限流能力強(qiáng)、動(dòng)態(tài)響應(yīng)速度快等優(yōu)點(diǎn)。
中圖分類(lèi)號(hào)： TM615
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.2017.07.034
中文引用格式： 閻昌國(guó)，龔仁喜，劉小雍. 基于SOPC的交錯(cuò)APFC變換器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(7)：135-139.
英文引用格式： Yan Changguo，Gong Renxi，Liu Xiaoyong. Design of interleaved APFC convert based on SOPC[J].Application of Electronic Technique，2017，43(7)：135-139.
Design of interleaved APFC convert based on SOPC
Yan Changguo1，Gong Renxi2，Liu Xiaoyong1
1.School of Engineering and Technology，Zunyi Normal College，Zunyi 563006，China； 2.School of Electrical Engineering，Guangxi University，Nanning 530004，China
Abstract： Aiming at the problem of the most controllers(such as MCU and DSP) of the interleaved Active Power Factor Correction(APFC) convert have been the serial structure,which are of slow operation speed and poor dynamical characteristics, an interleaved APFC convert architecture based on SOPC is proposed in this paper. It improved the overall performance of system, because the running speed of the parallel structure FPGA platform with NiosⅡsoft core processor as the core. The IP core of each module of this architecture were designed and the overall SOPC system of interleaved APFC convert was constructed in this paper. Experimental results of 800 W prototype show that this method has good power factor correction effect, good peak current limiting and fast dynamic response.
Key words : serial structure；interleaved APFC；SOPC；parallel structure

0 引言

    隨著電力電子裝置在日常生活中的廣泛應(yīng)用，由此引發(fā)的電網(wǎng)諧波污染也日益嚴(yán)重，研究已表明，有源功率因素校正(APFC)電路是遏制諧波污染的有效方法之一[1-3]。與傳統(tǒng)的APFC電路相比，交錯(cuò)APFC電路因具有功率因素高、輸入電流紋波小、轉(zhuǎn)換效率高以及控制能力強(qiáng)等優(yōu)點(diǎn)，更能適合電力電子裝置高大功率場(chǎng)合發(fā)展的現(xiàn)狀需求[4-6]。而在電力電子裝置架構(gòu)中，控制器作為核心，在提升系統(tǒng)性能與提高轉(zhuǎn)換效率等方面發(fā)揮著至關(guān)重要的作用。就目前的APFC架構(gòu)來(lái)說(shuō)，存在著運(yùn)行速度慢、效率低及動(dòng)態(tài)特性差等缺陷，這與現(xiàn)有APFC變換器中的控制器大多采用串行結(jié)構(gòu)式(如MCU[7-8]、DSP[9-10])有極大的關(guān)系。因此，開(kāi)發(fā)基于并行結(jié)構(gòu)的APFC控制器對(duì)于提升系統(tǒng)的整體性能、解決電網(wǎng)諧波污染問(wèn)題具有十分重要的現(xiàn)實(shí)意義。為此，本文提出了一種基于SOPC技術(shù)控制的并行結(jié)構(gòu)交錯(cuò)APFC變換器架構(gòu)，并通過(guò)一個(gè)800 W的樣機(jī)測(cè)試結(jié)果來(lái)驗(yàn)證了本方案的正確性與有效性。

1 基于SOPC的交錯(cuò)APFC系統(tǒng)架構(gòu)

    圖1示出基于SOPC的交錯(cuò)APFC變換器架構(gòu)。該架構(gòu)的控制核心為一款性?xún)r(jià)比較高的FPGA，其不僅擁有豐富的I/O端口和強(qiáng)大的并行運(yùn)算能力，而且還支持NiosⅡ嵌入式軟核處理器，為整個(gè)系統(tǒng)的開(kāi)發(fā)提供了良好的平臺(tái)?？刂品椒ú捎昧穗p環(huán)PI控制，被測(cè)模擬信號(hào)經(jīng)AD轉(zhuǎn)換為數(shù)字信號(hào)，送入FPGA（圖1虛線(xiàn)框部分）進(jìn)行處理后生成兩路PWM信號(hào)，對(duì)主電路并聯(lián)的兩個(gè)Boost電路進(jìn)行交錯(cuò)控制，從而有效地減少了開(kāi)關(guān)器件的應(yīng)力，降低了電子器件選取及系統(tǒng)設(shè)計(jì)的難度，提高了系統(tǒng)的輸出功率等級(jí)。

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2 PI控制器的設(shè)計(jì)

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2.1 電流環(huán)PI控制器

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2.2 電壓環(huán)PI控制器

    在雙環(huán)PI控制下，電壓外環(huán)的響應(yīng)速度遠(yuǎn)小于電流內(nèi)環(huán)，但在APFC中，為防止vo中2倍工頻電壓紋波引起輸入電流畸變，一般要求其穿越頻率fcv盡可能地小于100 Hz為宜。本文選取fcv為10 Hz，由文獻(xiàn)[12]知Gvi(s)的傳遞函數(shù)為：

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    其中kv取0.01。將各參數(shù)值代入式(4)，當(dāng) Gvc(s)的比例系數(shù)取0.04，積分系數(shù)取1.88時(shí)，可得Gv(s)的頻率響應(yīng)如圖4所示?？芍?jīng)校正后，電壓環(huán)低頻增益有所提升，穿越頻率約為10 Hz，且相角裕度約為80°，滿(mǎn)足設(shè)計(jì)要求。

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3 SOPC系統(tǒng)構(gòu)建

3.1 前端數(shù)據(jù)采集

    在設(shè)計(jì)的交錯(cuò)APFC變換器中，需要同時(shí)采集系統(tǒng)的輸出電流、輸入交流側(cè)的整流電壓、電感L1的電流以及電感L2的電流四路信號(hào)，故選用了四通道十二位同步數(shù)據(jù)采集器AD7874[13]。因NiosⅡ的工作時(shí)鐘通常在100 MHz或以上，這遠(yuǎn)遠(yuǎn)大于AD7874的工作時(shí)鐘，為解決兩者間時(shí)鐘嚴(yán)重不匹配的問(wèn)題，采用了一個(gè)異步高速的FIFO來(lái)對(duì)AD7874轉(zhuǎn)換所得的數(shù)據(jù)進(jìn)行緩沖存儲(chǔ)。因此得到了圖5所示的前端數(shù)據(jù)采集模塊的頂層硬件原理圖，將其編譯、綜合及仿真后，得到圖6所示的功能仿真結(jié)果。結(jié)果表明，所設(shè)計(jì)前端數(shù)據(jù)采集模塊能正確按照AD的工作時(shí)序完成外部數(shù)據(jù)的采集、轉(zhuǎn)換及存儲(chǔ)。

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3.2 自定制Avalon外設(shè)

    因基于NiosⅡ軟核處理器設(shè)計(jì)的SOPC系統(tǒng)是靠Avalon總線(xiàn)對(duì)外設(shè)進(jìn)行訪問(wèn)，因此在構(gòu)建交錯(cuò)APFC的SOPC系統(tǒng)時(shí)，自定制了符合Avalon總線(xiàn)接口的外設(shè)PWM、電壓PI控制器及電流PI控制器模塊。其結(jié)果如圖7所示，可知自定制Avalon外設(shè)各模塊均能順利的添加到SOPC系統(tǒng)中。

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3.3 系統(tǒng)總體構(gòu)建

    將已設(shè)計(jì)好的各分模塊依據(jù)圖2進(jìn)行連接，得到了由圖8示出的交錯(cuò)APFC的總體SOPC系統(tǒng)構(gòu)建圖。圖中PLL為全數(shù)字鎖相環(huán)，其輸入接外部時(shí)鐘，經(jīng)倍頻后得到3路時(shí)鐘信號(hào)，分別供給NiosⅡ軟核處理器、前端數(shù)據(jù)采集ad_fifo及存儲(chǔ)器sdram。由圖8可知，所構(gòu)建的SOPC系統(tǒng)能順利地完成編譯、綜合及引腳分配，證實(shí)該系統(tǒng)能成功嵌入FPGA中。

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4 實(shí)驗(yàn)結(jié)果

    為驗(yàn)證本文理論的正確性，采用Altera-EP2C8Q 208C作為數(shù)字控制器，實(shí)現(xiàn)了基于圖1的800 W樣機(jī)實(shí)驗(yàn)系統(tǒng)。相關(guān)電路參數(shù)為：輸入為交流全電壓85~265 V，輸出電壓vo=395 V，開(kāi)關(guān)頻率fS=65 kHz，輸出電容Co=390 μF，升壓電感L=L1=L2=250 μH。

    圖9示出了實(shí)驗(yàn)樣機(jī)的實(shí)測(cè)波形。其中圖9(a)與圖9(b)分別為變換器低壓、高壓滿(mǎn)載下的交流側(cè)輸入電壓電流波形：可知輸入電流能很好地跟蹤輸入電壓，并與電壓保持同相位，證實(shí)系統(tǒng)具有良好的功率因素校正功能。圖9(c)與圖9(d)分別為低壓、高壓滿(mǎn)載下功率開(kāi)關(guān)管的漏源電壓與電流波形：可知開(kāi)關(guān)管的導(dǎo)通與關(guān)斷呈現(xiàn)出相互交錯(cuò)的狀態(tài)，且在電流上升到峰值時(shí)，開(kāi)關(guān)管會(huì)迅速關(guān)斷，證實(shí)系統(tǒng)能正確實(shí)現(xiàn)交錯(cuò)控制，且具有較強(qiáng)的峰值限流能力。圖9(e)與圖9(f)分別為低壓、高壓帶0~2 A動(dòng)態(tài)負(fù)載下的輸出電壓（示波器已設(shè)置-360 V偏置）、電流波形：可知輸出電壓在輸出電流切換的瞬間能快速響應(yīng)，且無(wú)明顯的過(guò)沖現(xiàn)象，波動(dòng)峰峰值小于輸出電壓的5%，證實(shí)系統(tǒng)具有動(dòng)態(tài)響應(yīng)快，輸出電壓波動(dòng)小的特點(diǎn)。

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5 結(jié)論

    研究了交錯(cuò)APFC變換器及其在FPGA上的實(shí)現(xiàn)，提出了一種基于SOPC技術(shù)實(shí)現(xiàn)的交錯(cuò)APFC變換器架構(gòu)，給出了有效的控制器設(shè)計(jì)、前端數(shù)據(jù)處理、自定制Avalon外設(shè)及SOPC系統(tǒng)構(gòu)建的實(shí)現(xiàn)方法。最后在800W的實(shí)驗(yàn)樣機(jī)上實(shí)現(xiàn)了文中所提架構(gòu)的交錯(cuò)APFC變換器，實(shí)驗(yàn)結(jié)果證實(shí)該架構(gòu)是正確可行的，并且具有良好功率因素校正效果。

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作者信息：

閻昌國(guó)1，龔仁喜2，劉小雍1

（1.遵義師范學(xué)院 工學(xué)院，貴州 遵義563006；2.廣西大學(xué) 電氣工程學(xué)院，廣西 南寧530004）

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