多年以來(lái)，2D NAND 一直都是半導(dǎo)體工業(yè)光刻（lithography）技術(shù)的發(fā)展推動(dòng)力，其印刷尺寸是最小的，而且保持逐年下降。隨著 2D NAND 的尺寸縮小到了十幾納米節(jié)點(diǎn)（16nm、15nm甚至 14nm），每個(gè)單元也變得非常小，使得每個(gè)單元中僅有少數(shù)幾個(gè)電子，而串?dāng)_問(wèn)題又使得進(jìn)一步縮小變得非常困難而且不夠經(jīng)濟(jì)。

　　隨著 2D NAND 的問(wèn)題越來(lái)越多，業(yè)界開(kāi)始著眼于 3D NAND?，F(xiàn)在，我們正見(jiàn)證著 3D NAND 的快速增長(zhǎng)，3D 位產(chǎn)量正在超過(guò) 2D 位產(chǎn)量。在這篇文章中，我們將仔細(xì)探究 3D NAND 技術(shù)，并會(huì)對(duì) 3D NAND 和 2D NAND 的成本進(jìn)行比較。

　　3D NAND 工藝

　　東芝和三星在 3D NAND 上的早期開(kāi)拓性工作帶來(lái)了兩大主要的互相競(jìng)爭(zhēng)的 3D NAND 技術(shù)。

　　東芝開(kāi)發(fā)了一種叫做 Bit Cost Scalable（BiCS）的工藝。BiCS  工藝采用了一種先柵極方法（gate-first approach），這是通過(guò)交替沉積氧化物（SiO）層和多晶硅（pSi）層實(shí)現(xiàn)的。然后在這個(gè)層堆疊中形成一個(gè)通道孔，并填充氧化物-氮化物-氧化物（ONO）和 pSi。然后沉積光刻膠，通過(guò)一個(gè)連續(xù)的蝕刻流程，光刻膠修整并蝕刻出一個(gè)階梯，形成互連。最后再蝕刻出一個(gè)槽并填充氧化物。如圖 1 所示。

　　圖 1：BiCS  工藝

　　三星則開(kāi)發(fā)了一種 Terabit Cell Array Transistor （TCAT）工藝。TCAT 是一種后柵極方法（ gate-last approach），其沉積的是交替的氧化物和氮化物層。然后形成一個(gè)穿過(guò)這些層的通道并填充 ONO 和 pSi。然后與 BiCS 工藝類似形成階梯。最后，蝕刻一個(gè)穿過(guò)這些層的槽并去除其中的氮化物，然后沉積氧化鋁（AlO）、氮化鈦（TiN）和鎢（W）又對(duì)其進(jìn)行回蝕（etch back），最后用塢填充這個(gè)槽。如圖 2 所示。

　　圖 2： TCAT 工藝

　　這兩種工藝都能得到電荷陷阱存儲(chǔ)單元（charge trap memory cell）。

　　從前面的討論和圖中可以看出，這兩種工藝的基本不同在于 BiCS 使用了 pSi 字線的先柵極方法，而 TCAT 則使用 W 字線的后柵極方法。

　　長(zhǎng)時(shí)間以來(lái)，業(yè)內(nèi)都有傳言說(shuō)東芝做不出有效的 BiCS，而東芝的生產(chǎn)部分基本上就是復(fù)制的 TCAT 工藝，盡管東芝還是稱之為 BiCS。

　　英特爾-美光走了一條類似于 BiCS 的路，只不過(guò)他們構(gòu)建的是浮柵極（floating gates）。

　　資金成本

　　很多人看了下面美光給出的圖后都評(píng)論說(shuō) 3D NAND 的資金成本比 2D NAND 高 3 到 5 倍。但這幅圖表達(dá)的不是這個(gè)意思！這幅圖想表達(dá)的是從 2D NAND 節(jié)點(diǎn)轉(zhuǎn)換到 3D NAND 節(jié)點(diǎn)的成本是從 2D NAND 節(jié)點(diǎn)轉(zhuǎn)換到一個(gè)新的 2D NAND 節(jié)點(diǎn)的成本的 3 到 5 倍

　　圖 3：美光 2D NAND 到 3D NAND 的轉(zhuǎn)換成本

　　2D NAND 是一種光刻主導(dǎo)的工藝，20nm 以下的節(jié)點(diǎn)需要多個(gè)四重圖案步驟。從一個(gè)節(jié)點(diǎn)移動(dòng)到下一個(gè)節(jié)點(diǎn)的推動(dòng)力主要來(lái)自于光刻工具的改進(jìn)。當(dāng)升級(jí)光刻工具時(shí)，通?？梢杂卯?dāng)前的工具以舊換新獲得改進(jìn)后的工具，從而降低轉(zhuǎn)換成本。

　　而 3D NAND 則是使用的 3D 存儲(chǔ)堆棧技術(shù)所需的專門工具來(lái)進(jìn)行沉積和蝕刻。光刻技術(shù)不是 3D NAND 發(fā)展的推動(dòng)力，在 3D NAND 工藝流程中最多也只有一個(gè)雙重圖案步驟。但是，其流程中卻有多個(gè)高縱橫比蝕刻步驟，其中每個(gè)晶片的蝕刻時(shí)間高達(dá) 30 至 60 分鐘！

　　為了進(jìn)一步探索它，我們來(lái)研究一下 2D 和 3D NAND 新建晶圓廠的資金需求。我的公司 IC Knowledge LLC 開(kāi)發(fā)了半導(dǎo)體行業(yè)中應(yīng)用最廣泛的成本建模工具。我們的戰(zhàn)略成本模型（Strategic Cost Model）可以為 2D 和 3D NAND 工藝給出詳細(xì)的設(shè)備配置需求。在比較新建晶圓廠之前，圖 4 給出了基于三星工藝的 2D 和 3D NAND 的轉(zhuǎn)換成本。

　　圖 4： 2D NAND 和 3D NAND 的轉(zhuǎn)換成本

　　從圖 4 中我們可以看到，在特定的工藝轉(zhuǎn)換上有類似于圖 3 的 3 到 5 倍的轉(zhuǎn)換成本。

　　但是，如果我們模擬構(gòu)建一家新建 2D NAND 晶圓廠的成本與一家新建 3D NAND 晶圓廠的成本，我們則會(huì)看到完全不同的景象，3D 的資金成本甚至比 2D 的資金成本還稍微低一點(diǎn)！如圖 5 所示。

　　圖5：新建晶圓廠成本

　　晶圓成本

　　與資金成本類似，我們相信在晶圓成本上也有些模糊不清的地方。圖 6 比較了三星的 Line 12 晶圓廠的 2D 16nm 晶圓成本與三星的西安晶圓廠的 3D 64 層晶圓成本。

　　圖 6：升級(jí)后設(shè)施的 2D NAND 和 3D NAND 晶圓成本對(duì)比

　　Line 12 在 2003 年上線，經(jīng)過(guò)了多次升級(jí)，使得現(xiàn)在設(shè)備配置中關(guān)鍵部分的成本已經(jīng)達(dá)到了最低。而西安晶圓廠則在 2014 年上線，所有設(shè)備的成本都還在下降過(guò)程中。如果我們將新建的 2D 和 3D NAND 晶圓廠的晶圓成本從不同的圖片融合到一起，就得到了圖 7.

　　圖 7：新建的 2D NAND 和 3D NAND 晶圓廠的晶圓成本

　　位密度

　　用一個(gè) NAND 的位（bit）總數(shù)除以管芯尺寸（die size），我們可以計(jì)算出 bits/mm? 指標(biāo)。在今年的 ISSCC 上，三星在 session 11 發(fā)表了論文《A 512Gb 3b/cell 64-Stacked WL 3D V-NAND Flash Memory》。根據(jù)這篇論文，我們可以比較從 64 層 3D NAND 到 2D NAND 的各種工藝的位密度。下面的表格給出了三星的值（所有器件都是 3  bits/cell）。

　　表 1：三星 NAND 的位密度

　　從表 1 中我們可以看到 3D NAND 的位密度高于 2D NAND，64 層的 3D NAND 更是超過(guò)了 16nm 的 2D NAND 的三倍！

　　目前 3D NAND 的產(chǎn)量還不及 2D NAND，因此每個(gè)晶圓上優(yōu)良位的數(shù)量還未達(dá)到 3D 位密度優(yōu)勢(shì)應(yīng)有的水平。

　　位成本

　　為了計(jì)算位成本，我們需要晶圓成本、位密度和產(chǎn)量。如上所述，晶圓成本嚴(yán)重依賴于生產(chǎn)該晶圓的晶圓廠的規(guī)格。位密度和產(chǎn)量也因公司不同而各有差異。比如說(shuō)，英特爾-美光使用的是 CMOS-Under 技術(shù)，其中一些次要的 CMOS 構(gòu)建在存儲(chǔ)陣列之下，這能實(shí)現(xiàn)比其競(jìng)爭(zhēng)對(duì)手更高的位密度。我們也相信英特爾-美光有相對(duì)好的產(chǎn)量。

　　英特爾-美光在它們位于 Lehi Utah 的 Fab 2 工廠開(kāi)始了它們最早的 3D NAND 生產(chǎn)，這是一個(gè) 2007 年的老廠。然后在新加坡的晶圓廠 10N 也承擔(dān)了部分生產(chǎn)，這是一個(gè) 2011 年的廠。直到今年，我們才有望看到英特爾-美光新建的 10X 3D NAND 晶圓廠開(kāi)始生產(chǎn)。英特爾也在調(diào)整其位于中國(guó)的 Fab 68 來(lái)生產(chǎn) 3D NAND。在它們 2017 年的分析師會(huì)議上，美光展示了下面的圖 8.

　　圖 8：2D NAND 和 3D NAND 的位成本對(duì)比

　　從這張圖中我們可以看到，相對(duì)于 2D-16nm，3D-32 層工藝降低了 30% 的位成本，并有望在 3D-64 層工藝上再進(jìn)一步降低 30%。我認(rèn)為這種行業(yè)領(lǐng)先的成本降低是源于舊晶圓廠有一些折舊的資產(chǎn)、CMOS-Under 所帶來(lái)的高位密度和高產(chǎn)量。

　　東芝最近表示 3D-64 層工藝是一個(gè)“甜蜜點(diǎn)（sweat spot）”，并且最終將實(shí)現(xiàn)比 2D NAND 更低的成本。我認(rèn)為這是由東芝的未折舊的晶圓廠資源和相對(duì)更低的產(chǎn)量這些因素共同決定的。

　　三星還未在成本方面給出任何公開(kāi)說(shuō)明，但我相信它們?cè)?3D-48 層的左右大致持平。我已經(jīng)聽(tīng)說(shuō)它們的產(chǎn)量非常不錯(cuò)。

　　串堆疊（string stacking）

　　隨著存儲(chǔ)堆疊的層數(shù)越來(lái)越多，通道孔長(zhǎng)寬比隨之攀升，使得該工藝的難度越來(lái)越大，也越來(lái)越慢。在某個(gè)位置將需要串堆疊（string stacking）。在串堆疊中，首先會(huì)沉積一些層，這些層被完全加工成存儲(chǔ)單元，然后再沉積和加工一個(gè)或更多額外的存儲(chǔ)堆疊。串堆疊會(huì)增加掩模和復(fù)雜性，但會(huì)使通道孔的形成更快更輕松。

　　據(jù)了解，在 64 層工藝上，英特爾-美光使用了 2-stack 陣列，而三星沒(méi)有使用堆疊。有人猜測(cè)東芝將會(huì)使用串堆疊，但據(jù)我了解還沒(méi)有得到確認(rèn)。據(jù)信三星希望一直避免串堆疊，直到至少 128 層才會(huì)考慮使用。使用 IC Knowledge 的 Strategic Cost Model，我在 96 層上對(duì) TCAT 工藝的 2-stack 方法和單堆疊方法進(jìn)行了比較，并發(fā)現(xiàn) 2-stack 方法會(huì)增加大約 14% 的成本，所以關(guān)于三星在至少 128 層才會(huì)考慮在他們的工藝中使用堆疊的傳言是有道理的。

　　總結(jié)

　　隨著 3D NAND 擴(kuò)展到 64 層及以上，所有主要制造商的位成本都將低于 2D NAND 的位成本。3D 位產(chǎn)量現(xiàn)在正在超越 2D 位產(chǎn)量，而且隨著層數(shù)的進(jìn)一步擴(kuò)展，3D NAND 應(yīng)該還能繼續(xù)將摩爾定律很好地延展和延續(xù)到下一個(gè)十年。