唐波，黃文玲，張靜遠(yuǎn)

　　（海軍工程大學(xué) 兵器工程系，湖北 武漢 430033）

       摘要：提出了一種基于計(jì)數(shù)器原理的調(diào)頻信號(hào)解調(diào)方法，該方法以FPGA為核心，結(jié)合放大整形電路、高頻振蕩器電路以及DAC，完成對(duì)超聲以及以下頻率的調(diào)頻信號(hào)解調(diào)。該方法通過對(duì)信號(hào)周期計(jì)數(shù)，然后用計(jì)數(shù)值檢索存儲(chǔ)有信號(hào)幅度值的存儲(chǔ)器，最后經(jīng)過DAC得到調(diào)制信號(hào)。

　　關(guān)鍵詞：計(jì)數(shù)器；調(diào)頻信號(hào)；解調(diào)；FPGA

　　中圖分類號(hào)：TN76文獻(xiàn)標(biāo)識(shí)碼：ADOI： 10.19358/j.issn.1674-7720.2017.08.023

　　引用格式：唐波，黃文玲，張靜遠(yuǎn).基于計(jì)數(shù)器原理的調(diào)頻信號(hào)解調(diào)方法［J］.微型機(jī)與應(yīng)用，2017,36（8）：73-75.

0引言

　　*基金項(xiàng)目：國家自然科學(xué)基金項(xiàng)目（11602300）對(duì)調(diào)頻信號(hào)的解調(diào)常采用變?nèi)荻O管等模擬元件組成的解調(diào)電路來實(shí)現(xiàn)，然而模擬電路存在諸多缺陷［1］。隨著電子技術(shù)的不斷發(fā)展，F(xiàn)PGA以其強(qiáng)大的功能和豐富的資源迅速占領(lǐng)了信號(hào)處理領(lǐng)域?；谟?jì)數(shù)器原理的調(diào)頻信號(hào)解調(diào)方法就是以FPGA為核心，采用數(shù)字的方式來實(shí)現(xiàn)調(diào)頻信號(hào)的解調(diào)。

1基本原理

　　假設(shè)一調(diào)頻信號(hào)f(x)，對(duì)其進(jìn)行整形放大，便可得到與調(diào)頻信號(hào)同頻的方波信號(hào)［2］，如圖1所示。

　　在方波信號(hào)的上升沿啟動(dòng)計(jì)數(shù)器計(jì)數(shù)，同時(shí)在上升沿輸出計(jì)數(shù)器計(jì)數(shù)值并復(fù)位計(jì)數(shù)器。計(jì)數(shù)器輸出值用于檢索存儲(chǔ)器，存儲(chǔ)器中存儲(chǔ)有相應(yīng)的信號(hào)幅度信息，存儲(chǔ)器輸出連接D/A轉(zhuǎn)換器，則可得到幅度隨輸入信號(hào)頻率變化的輸出信號(hào)。系統(tǒng)原理框圖如圖2所示。

　　其中計(jì)數(shù)器主要完成對(duì)信號(hào)周期的計(jì)數(shù)，對(duì)于調(diào)頻信號(hào)來說，信號(hào)瞬時(shí)周期反比與信號(hào)瞬時(shí)頻率，因此計(jì)數(shù)值可實(shí)時(shí)反映信號(hào)頻率的變化，經(jīng)過存儲(chǔ)器的映射關(guān)系得到調(diào)制信號(hào)的幅度值，經(jīng)DAC變換后輸出。

　　其中高頻振蕩器用于產(chǎn)生高頻震蕩信號(hào)，經(jīng)倍頻或分頻后得到與調(diào)頻信號(hào)頻率相匹配的計(jì)數(shù)時(shí)基。

2系統(tǒng)分析

　　2.1時(shí)基電路

　　由高頻振蕩器產(chǎn)生震蕩信號(hào)，經(jīng)過倍頻或者分頻之后得到計(jì)數(shù)時(shí)基信號(hào)，時(shí)基信號(hào)的選擇取決于不同信號(hào)的頻率范圍。時(shí)基信號(hào)fc的選擇通?？紤]兩方面因素：調(diào)頻信號(hào)的頻率上限fmax和調(diào)頻信號(hào)的頻率下限fmin。

　　為了保證對(duì)信號(hào)的周期計(jì)數(shù)具有較高的精度，通常要求時(shí)基信號(hào)頻率大于信號(hào)頻率的50倍［3］，即:

　　fc≥50fmax（1）

　　同時(shí)，計(jì)數(shù)器的輸出信號(hào)作為存儲(chǔ)器的地址信號(hào)，用于檢索相應(yīng)的調(diào)制信號(hào)幅度值，因此計(jì)數(shù)器的輸出值vc最大值受到存儲(chǔ)器存儲(chǔ)深度dm的限制，即:

　　2.2計(jì)數(shù)器

　　計(jì)數(shù)器對(duì)計(jì)數(shù)值輸出、計(jì)數(shù)啟動(dòng)、計(jì)數(shù)復(fù)位采用相同的觸發(fā)源，均在方波信號(hào)的上升沿觸發(fā)。因此計(jì)數(shù)器每個(gè)上升沿的輸出值反映的都是信號(hào)周期的時(shí)間，計(jì)數(shù)器的計(jì)數(shù)時(shí)基信號(hào)頻率為fc，因此計(jì)數(shù)器的輸出值vc可表示為:

　　計(jì)數(shù)器的輸出值反映的是調(diào)制信號(hào)的變化規(guī)律，當(dāng)調(diào)制信號(hào)幅度減小時(shí)，計(jì)數(shù)器的輸出值增大，反之，則減小。

　　2.3存儲(chǔ)器

　　存儲(chǔ)器中存儲(chǔ)有調(diào)制信號(hào)的幅度值，它的主要功能是完成計(jì)數(shù)值到調(diào)制信號(hào)幅度值的映射，即以計(jì)數(shù)器的計(jì)數(shù)值作為地址信號(hào)，檢索相對(duì)應(yīng)的幅度值。對(duì)于計(jì)數(shù)器來說，計(jì)數(shù)值與調(diào)制信號(hào)幅度是成反比的，因此存儲(chǔ)器中高圖4系統(tǒng)電路原理圖位地址存儲(chǔ)的是信號(hào)的小幅度值，低位地址則存儲(chǔ)信號(hào)的大幅度值。因此當(dāng)輸入信號(hào)頻率降低的時(shí)候，在存儲(chǔ)器的輸出端得到較小的信號(hào)幅度值，反之則得到較大的信號(hào)幅度值。經(jīng)過DAC之后就可以得到調(diào)制信號(hào)。

3誤差分析

　　由以上分析可知，計(jì)數(shù)值反映的是信號(hào)頻率的變化規(guī)律，因此式（4）可以表示為：

　　f=fcvc

　　則信號(hào)頻率的相對(duì)誤差可以表示為：

　　dff=dfcfc-dvcvc

　　則極限情況下的最大誤差為：

　　其中，dfcfc為計(jì)數(shù)時(shí)基信號(hào)的誤差，它代表了高頻振蕩器的頻率穩(wěn)定度；dvcvc為計(jì)數(shù)值相對(duì)誤差，即量化誤差［4］。

　　對(duì)于高頻震蕩器來說，精度均在10-4以上，則對(duì)于10 MHz的振蕩器來說,dfcfc≤10-11;而計(jì)數(shù)值相對(duì)誤差dvcvc則取決于時(shí)基信號(hào)的頻率以及輸入信號(hào)的頻率，如圖3所示。

　　圖3計(jì)數(shù)誤差原理由圖3可以看出，采用計(jì)數(shù)器對(duì)信號(hào)周期進(jìn)行計(jì)數(shù)，總會(huì)存在一個(gè)±1個(gè)計(jì)數(shù)周期的誤差，則有：

　　顯然，增大計(jì)數(shù)時(shí)基頻率與信號(hào)頻率之間的差別可以有效地減小系統(tǒng)誤差。

4電路實(shí)現(xiàn)

　　隨著電子技術(shù)的不斷發(fā)展，以FPGA為核心的各種信號(hào)處理系統(tǒng)不斷涌現(xiàn)，由于豐富的片上資源，使得系統(tǒng)極大地簡化［5］。在該系統(tǒng)中，F(xiàn)PGA實(shí)現(xiàn)倍頻/分頻、計(jì)數(shù)器以及存儲(chǔ)器的功能，系統(tǒng)電路原理如圖4所示。

　　由圖4可以看出，前端模擬電路實(shí)現(xiàn)信號(hào)的放大整形，即將輸入信號(hào)轉(zhuǎn)換成能被FPGA接收的方波信號(hào)，在FPGA中以一定的計(jì)數(shù)時(shí)基完成對(duì)信號(hào)周期的計(jì)數(shù)，并以計(jì)數(shù)結(jié)果作為存儲(chǔ)器的地址信號(hào)讀出存儲(chǔ)在存儲(chǔ)器中的調(diào)制信號(hào)幅度，最后經(jīng)過DAC將離散的調(diào)制信號(hào)幅度值轉(zhuǎn)換成模擬的調(diào)制信號(hào)，從而完成對(duì)信號(hào)的解調(diào)。

5結(jié)論

　　由以上分析可知，只要針對(duì)輸入信號(hào)的頻率范圍選取合適的計(jì)數(shù)時(shí)基，就可以以較高的精度實(shí)現(xiàn)對(duì)調(diào)頻信號(hào)的解調(diào)，而且通過增大存儲(chǔ)器的存儲(chǔ)深度可以從整體上提高系統(tǒng)的精度。該系統(tǒng)使用方便，參數(shù)修改靈活，可以在不做硬件改動(dòng)的情況下適應(yīng)不同頻段信號(hào)的解調(diào)。

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