工欲善其事，必先利其器?，F(xiàn)今的芯片設(shè)計已經(jīng)達到億門級集成度，即便經(jīng)驗最豐富的設(shè)計工程師也無法憑手工完成。在芯片設(shè)計過程中，仿真驗證是十分重要的一個環(huán)節(jié)，以確保芯片進入流片生產(chǎn)環(huán)節(jié)前符合預期設(shè)計性能要求。專門為芯片設(shè)計工程師提供仿真和驗證工具的EDA細分行業(yè)是整個半導體行業(yè)生態(tài)鏈中最上游，最高端的節(jié)點。全球EDA市場基本上被三家公司霸占：Cadence、Synopsys和Mentor Graphics，其中規(guī)模最小的Mentor Graphics已經(jīng)被西門子收購。經(jīng)過30多年的行業(yè)發(fā)展和市場競爭，這三家主要的EDA供應(yīng)商各有自己的獨特優(yōu)勢，在全球半導體技術(shù)和市場的動態(tài)變化中保持相對平衡的格局。

Cadence Protium驗證平臺大顯身手

專注于數(shù)字娛樂系統(tǒng)的晶晨半導體（AmLogic）最近推出一款新的多媒體系統(tǒng)級芯片（SoC），其設(shè)計周期比傳統(tǒng)設(shè)計流程縮短2個月。在競爭異常激烈的消費電子市場，比同行提前2個月上市新產(chǎn)品意味著什么，業(yè)界人士應(yīng)該都很清楚。而實現(xiàn)這一芯片設(shè)計背后的功臣就是來自Cadence的FPGA原型驗證平臺Protium S1。

新推出的Protium S1是Cadence基于FPGA的原型驗證平臺，晶晨是該驗證平臺的早期測試參與者之一。受益于該平臺獨有的設(shè)計實現(xiàn)和原型驗證加速能力，晶晨可以比以往更早啟動SoC設(shè)計的軟件開發(fā)。

據(jù)晶晨半導體軟件工程總監(jiān)Jerry Cao稱，使用Protium S1平臺可以同時執(zhí)行多個設(shè)計實例，大大提高了生產(chǎn)力。此外，該平臺與Cadence Palladium? Z1企業(yè)級硬件仿真加速器共享同一個通用編譯流程，可以充分利用現(xiàn)有Cadence驗證環(huán)境，保持平臺間的功能一致性，進一步提高了設(shè)計效率。

圖1：Protium S1平臺的完整套件

在最近的深圳新產(chǎn)品媒體發(fā)布會上，Cadence公司全球副總裁石豐瑜，以及系統(tǒng)與驗證事業(yè)部產(chǎn)品管理與運營副總裁Michal Siwinski，詳細介紹了該公司新推出的這款FPGA原型驗證平臺。Protium S1平臺具有如下性能優(yōu)勢：

1、高速原型設(shè)計：Protium S1平臺具備先進的存儲單元建模和實現(xiàn)能力，可將原型設(shè)計啟動時間從數(shù)月降至數(shù)日，大幅提前固件開發(fā)日程。

2、創(chuàng)新的軟件調(diào)試能力：Protium S1平臺提供多種提高固件和軟件生產(chǎn)力的功能，包括存儲單元后門讀寫、跨分區(qū)轉(zhuǎn)存波形、force－release語句，以及運行時鐘控制。

3、方便使用與部署：Protium S1平臺和Palladium Z1共享一套通用編譯流程，現(xiàn)有編譯環(huán)境的重復利用率最高可達80％，兩個平臺之間可保持前端流程高度一致。

Protium S1采用Xilinx Virtex UltraScale FPGA技術(shù)，設(shè)計容量比上一代平臺提升6倍，性能提高2倍。它與Cadence Palladium Z1企業(yè)級仿真平臺前端保持一致，使得初始設(shè)計啟動速度較傳統(tǒng)FPGA原型平臺提升80％。除晶晨半導體外，Protium S1已被網(wǎng)絡(luò)、消費者類和存儲類市場多家廠商先期采用。相信在大規(guī)模SoC設(shè)計中，它將成為芯片設(shè)計工程師的得力助手。

并行仿真已成今年的EDA設(shè)計主流

在硬件仿真和FPGA原型驗證的推動下，軟件環(huán)境下的驗證已經(jīng)成為EDA的關(guān)鍵增長領(lǐng)域之一。芯片開發(fā)流程越來越需要考慮特定應(yīng)用的專門需求，現(xiàn)今EDA設(shè)計領(lǐng)域的一大主題就是“物聯(lián)網(wǎng)（IoT）”。物聯(lián)網(wǎng)跨越多個應(yīng)用領(lǐng)域，包括與移動設(shè)備相連的可穿戴電子產(chǎn)品、與機頂盒相連的智能家居、駕駛員輔助系統(tǒng)（ADAS）和車輛互聯(lián)等聯(lián)網(wǎng)汽車應(yīng)用，以及用于實現(xiàn)自動化的智能工業(yè)、醫(yī)療保健、城市和能源管理等。

設(shè)計驗證的四大核心引擎包括仿真、形式驗證、硬件加速器和FPGA原型驗證，除了繼續(xù)改善這些核心引擎外，并行仿真也已經(jīng)成為今年的EDA主流趨勢。為滿足這一設(shè)計需求，Cadence 推出了基于多核并行運算技術(shù)的并行仿真平臺Xcelium。

Xcelium是已經(jīng)通過產(chǎn)品流片驗證的第三代并行仿真平臺，其單核版本的性能較Cadence上一代仿真平臺平均可提高2倍，多核版本性能平均可提高5倍以上。這一并行仿真平臺可以大幅加速系統(tǒng)開發(fā)，縮短系統(tǒng)級芯片（SoC）的設(shè)計時間，其主要亮點如下：

1、多核仿真：Xcelium源于Cadence收購的Rocketick帶來的技術(shù)，是基于產(chǎn)品流片的并行仿真平臺。利用Xcelium可顯著縮短執(zhí)行時間，在寄存器傳輸級（RTL）仿真可平均提速3倍，門級仿真可提高5倍，DFT仿真可提高 10倍，節(jié)約項目時間達數(shù)周至數(shù)月。

2、應(yīng)用廣泛：Xcelium支持多種設(shè)計方式和IEEE標準，工程師無需重新編碼即可提升性能。

3、使用方便：Xcelium的編譯流程將設(shè)計與驗證測試環(huán)境代碼分配至最優(yōu)引擎，并自動選取最優(yōu)CPU內(nèi)核數(shù)目，提高執(zhí)行速度。

4、采用多項專利技術(shù)：優(yōu)化整個SoC驗證時間的新技術(shù)包括為達到快速驗證收斂的SystemVerilog Testbench覆蓋率和多核并行編譯。

圖2：Xcelium的并行仿真架構(gòu)

Xcelium仿真平臺適用于移動、圖像、服務(wù)器、消費電子、物聯(lián)網(wǎng)（IoT）和汽車等多個領(lǐng)域，已經(jīng)在ARM和ST等早期用戶中得到了成功應(yīng)用，并通過了產(chǎn)品流片驗證。ARM公司技術(shù)服務(wù)產(chǎn)品部總經(jīng)理Hobson Bullman表示，Xcelium并行仿真平臺對于基于ARM的SoC設(shè)計，在門級仿真可獲得4倍的性能提升，在RTL仿真可獲得5倍的性能提升?；谶@些早期試用結(jié)果，他相信Xcelium可以幫助ARM及其客戶更快和更可靠地交付復雜的SoC。

“針對智能汽車和工業(yè)物聯(lián)網(wǎng)應(yīng)用中復雜的28nm FD－SOI SoC和ASIC設(shè)計，快速和可擴展的仿真是滿足嚴苛開發(fā)周期的關(guān)鍵！” 意法半導體公司CPU團隊經(jīng)理Francois Oswald說，“我們使用Cadence Xcelium并行仿真平臺，在串行模式DFT仿真中得到8倍的速度提升，所以數(shù)字和混合信號SoC驗證團隊選擇Xcelium作為標準的仿真解決方案?！?/p>

芯片設(shè)計仿真技術(shù)的發(fā)展歷史和未來趨勢

針對芯片設(shè)計的第一代商用仿真技術(shù)出現(xiàn)于上世紀80年代后期，以Verilog－XL和RapidSim等解釋代碼仿真器為代表。其工作機制是先編譯成 p代碼再將其解釋執(zhí)行，因此運行速度極為緩慢，但足夠應(yīng)付當時的小型設(shè)計。

隨著設(shè)計規(guī)模慢慢變大， 90年代中期出現(xiàn)了編譯代碼仿真器來滿足設(shè)計對速度、容量的要求。其工作原理是在運行仿真之前，將源代碼轉(zhuǎn)化為機器代碼。這是第二代仿真技術(shù)，開發(fā)比較復雜，用了大概三年時間實現(xiàn)對當時的語言和使用模型仿真的支持。自此第二代仿真器一直是業(yè)內(nèi)主流仿真器，并實現(xiàn)了對 e、SystemC、SystemVerilog、CPF和UPF等多種新標準的支持。

然而，隨著芯片設(shè)計尺寸變得越來越大，越來越復雜，第二代仿真技術(shù)已無法滿足市場需求?，F(xiàn)在的 SoC 普遍包含百萬門級以上的多核設(shè)計，測試這些芯片可能耗費數(shù)周之久。幸運的是，為了適應(yīng)SoC尺寸的增長和復雜度的提升，仿真技術(shù)也在迅速發(fā)展。最近出現(xiàn)的并行仿真正是這樣一種通過加快測試速度來提高驗證效率的技術(shù)。

圖3：三代仿真技術(shù)的發(fā)展

Cadence推出的Xcelium并行仿真平臺支持標準多核服務(wù)器（多達 64 核）且采用細粒多進程技術(shù)，可以將編譯代碼仿真平臺上運行的仿真分解成可加速和不可加速兩個部分?？杉铀俚牟糠郑ㄈ玳T級網(wǎng)標或 SystemVerilog RTL部分）由并 行引擎處理，驗證工程師無需改變測試平臺、設(shè)計或斷言。Xcelium在語言層運作，因此不依賴于工藝節(jié)點，也無所謂設(shè)計是一個 CPU、處理器，還是一個數(shù)據(jù)通路設(shè)計。此外，設(shè)計層次也不會造成影響。

圖4：第三代并行仿真技術(shù)將成為未來20年的主流

前兩代仿真技術(shù)都各自發(fā)展了20年左右。我們有理由相信，全新的并行仿真技術(shù)將成為未來20年的仿真基礎(chǔ)。

附錄

SoC設(shè)計中的主要仿真和驗證工具

三大EDA供應(yīng)商都能提供全套的芯片設(shè)計解決方案，包括模擬、數(shù)字前端、后端、DFT、Signoff等一整套設(shè)計工具。Cadence的強項在于模擬和混合信號的模擬仿真和版圖設(shè)計，但其Signoff的工具偏弱。Synopsys的優(yōu)勢在于數(shù)字前端、數(shù)字后端和PT signoff，而Mentor的優(yōu)勢是Calibre signoff和DFT。

此外，Candence和Synopsys還提供IP授權(quán)（硬核和軟核），這對中小規(guī)模的設(shè)計公司很具吸引力。授權(quán)的IP通常有memory、Serdes和Power management之類的研發(fā)成本或門檻相對較高的硬核。

下表列出了一些SOC設(shè)計中常用的主要仿真和驗證工具，供大家參考。