在第五屆中國電子信息產(chǎn)業(yè)博覽會（CITE2017）期間，中國本土EDA廠商華大九天面向先進工藝SOC設計隆重發(fā)布全新時序優(yōu)化解決方案ICExplorer-XTop 和SPICE級別快速準確Silicon-aware Timing Sign-off解決方案ICExplorer-XTime。上述方案可有效提升SOC設計效率，使芯片在性能、功耗與面積上取得最佳表現(xiàn)并顯著提升成品率。

    據(jù)了解，此前，華大九天的ICExplorer系列產(chǎn)品（TimingExplorer 、ClockExplorer），是業(yè)界首款Physical-aware時序優(yōu)化產(chǎn)品，在SOC后端設計中廣為人知，并為眾多全球頂尖高端SOC芯片設計廠商采納，已成功用于數(shù)十款16nm/10nm SoC芯片流片。

此次華大九天發(fā)布的下一代物理設計時序優(yōu)化及簽核解決方案，在上一代產(chǎn)品的基礎上，進一步優(yōu)化了軟件架構(gòu)和算法，不僅大幅提升性能，改進QoR,且欲再次掀起“時序優(yōu)化的革命”, 創(chuàng)造性地提出了Silicon-aware Sign-off 的解決方案。

    新一代的時序優(yōu)化解決方案ICExplorer-XTop，繼承并增強了對先進工藝下芯片物理布局布線約束的支持，其核心算法經(jīng)過多線程并行運算的強化，大幅度提高了軟件運算的速度，可以在先進的16/14/10納米FinFET工藝制程和其它成熟的制程節(jié)點下，快速完成多目標的時序優(yōu)化，有效減少設計迭代周期。ICExplorer-XTop核心技術(shù)包括：

   全新的分布式并行軟件架構(gòu)，更好的支持多角多模MCMM條件下各個工作場景，減少了大規(guī)模設計對內(nèi)存的占用需求，進一步加快運算速度。設計優(yōu)化前的準備過程支持增量化配置，時序優(yōu)化的過程中可以隨時保存或恢復會話場景，用戶使用體驗更加方便快捷。

   基于大數(shù)據(jù)挖掘和人工智能算法的先進時序分析和優(yōu)化引擎，可以快速處理海量設計數(shù)據(jù)，支持AOCV/POCV/SBOCV等條件，基于時序路徑分析，提供更加準確的時序信息和優(yōu)化方案；先進的物理分析引擎，支持先進工藝下的物理約束，更好的處理布線擁擠問題，可以針對復雜層次化設計中邏輯管腳上的時序違反進行優(yōu)化。

   強大的時序檢查及交互式ECO功能，幫助用戶快速修復最后階段的hot-path。卓越的圖形用戶界面設計，強調(diào)用戶體驗，方便瀏覽版圖和檢查時序路徑，完成交互式ECO的操作，并獲得所見即所得的可視化結(jié)果報告。

    SPICE級別快速準確的Silicon-aware Timing Sign-off解決方案ICExplorer-XTime，幫助設計者完美解決在先進工藝下或低電壓設計時，STA工具時序計算不準確造成的時序收斂困難和良率問題。ICExplorer-XTime內(nèi)嵌的SPICE級仿真引擎（ALPS?）擁有先進的智能矩陣求解技術(shù)，相比傳統(tǒng)仿真器可提供5-10X的加速。全新的分布式并行化的體系架構(gòu)，可以充分利用處理器硬件資源，快速完成仿真及結(jié)果大數(shù)據(jù)分析。同時，ICExplorer-XTime提供了豐富的Silicon-aware Sign-off功能，例如關(guān)鍵路徑的時序矯正、電路對電壓及溫度的敏感度分析，快速蒙特卡洛分析等，可以幫助用戶進一步提升設計的PPA性能、TAT周轉(zhuǎn)時間以及良品率。

    相信華大九天的ICExplorer-XTop與ICExplorer-XTime的問世，將幫助SoC 設計人員實現(xiàn)，準確高效的時序收斂，大幅縮短設計周轉(zhuǎn)時間，并實現(xiàn)更高的性能、更低的功耗，更小的面積，更高的良率。