陳嘯，李廣俠，李志強，朱文明

　　(解放軍理工大學 通信工程學院，江蘇 南京210007)

　　摘要：提出了一種基于FPGA的低截獲概率衛(wèi)星測控信號捕獲解決方案。基于AD+FPGA的硬件架構完成了帶寬為200 MHz的跳頻和直接序列擴頻混合擴頻信號的解跳、解擴，實現(xiàn)了基于Xilinx的快速傅里葉變換IP核的擴頻碼的快速滑動碼相關，以及多跳積分結果的相干累加，并采用相對門限法進行了捕獲判決。板上試驗結果證明了該方案的捕獲性能，最大捕獲時間小于4 s，捕獲概率達到99%，虛警概率小于0.001。該系統(tǒng)已應用于北斗二代導航MEO衛(wèi)星測控鏈路。

　　關鍵詞：FPGA；低截獲概率信號；衛(wèi)星測控；信號捕獲

0引言

　　當前我國衛(wèi)星測控網(wǎng)主要采用微波直接序列擴頻測控體制，具有抗干擾性強、測距精度較高、一站對多星測控等優(yōu)點［1］。一種新的低截獲率混合擴頻測控信號綜合了跳頻擴頻（FHSS）和直接序列擴頻（DSSS）的優(yōu)點，測控信號抗截獲、抗干擾能力得到有效提升，測控精度也隨信號帶寬增加而提高［2］。

　　低截獲概率信號的合作性接收機設計中，信號捕獲設計最關鍵，是信號跟蹤的前提，運算量通常占同步運算的80%以上。其結合了DSSS和FHSS的低截獲率擴頻信號，由于信號頻譜比直擴信號進一步展寬，因此其自相關函數(shù)峰更加尖銳，導致捕獲時的時延搜索精度要求更高，另一方面，由于采用跳頻體制，多普勒捕獲問題中又加入了跳頻頻率跳變，需要設計高效的捕獲算法［3］。

　　FPGA具有設計開發(fā)周期短、可在線更新、處理性能優(yōu)異等特點，適用于解決測控通信中的捕獲問題［46］。針對低截獲率混合擴頻信號的捕獲問題，本文設計了一種基于FPGA芯片的跳頻直擴混合擴頻信號捕獲系統(tǒng)，該系統(tǒng)在完成跳頻解跳、直接序列擴頻序列剝離的同時，實現(xiàn)快速的跳頻多普勒搜索和時延搜索。對A/D采樣信號進行FPGA芯片內數(shù)字正交下變頻解跳，使用Xilinx的IP核進行基于FFTIFFT的并行直擴碼解擴，用分段積分和相位補償?shù)姆椒▽崿F(xiàn)了大多普勒范圍搜索，實現(xiàn)了較大時間范圍內的信號滑動相關，采用相對門限法進行信號捕獲的判決，獲得了優(yōu)異的檢測性能。該捕獲系統(tǒng)芯片資源占用率合理，功耗較低，采用多重高可靠性設計，適用于衛(wèi)星等空間飛行器的測控系統(tǒng)。

1捕獲模型

　　本文研究的低截獲率擴頻測控信號是相位連續(xù)的快跳頻加直接序列擴頻信號，也稱為DS/FH混合擴頻信號，采用二進制相位調制方式（BPSK）。跳頻方式為塊跳頻（block hopping），即直擴碼相位周期、跳頻相位周期均等于一個調制符號的時間長度，跳頻圖案和偽碼相位同周期變化，周期均為N跳，信號自相關峰的周期也為N跳，每個跳頻時段內包含一個整周期的直接序列擴頻碼。由于衛(wèi)星測控通信屬于高可靠性的低速率通信，一個跳擴頻周期內的調制信息是恒定的，那么信號可表示為：

　　其中，S為發(fā)送信號的平均功率，fi表示跳頻頻點, fRF 表示跳頻頻點的射頻基準頻率，那么實際的射頻跳頻頻率為fi+fRF。Th為一個跳頻頻率的持續(xù)時間，N個Th組成一個跳頻周期。Re［·］為取實部運算。sl,i(t) 表示第i個跳頻頻率內的擴頻碼，并且定義：

　　sl,i(t)=PN(t)（2）

　　其中，PN(t)表示偽碼速率為fc的直接序列擴頻碼。為了確保各個跳頻時段Th內的射頻載波相位起始值相同，跳頻頻率設計為：

　　fi=k/Th, k∈{1,2,...,K},i=1,2,3,...,N（3）

　　其中，k表示跳頻圖案，fi為1/Th的k次諧波，射頻跳頻帶寬為 BH=K/Th，K為跳頻頻率池的大小，N為所選用的跳頻點的個數(shù)，NK。擴頻碼采用周期長度為M的偽隨機碼。為了滿足塊跳頻要求，M滿足

　　MTC=NTh

　　TC為一個碼片時間長度。這種擴頻信號的處理增益高，能夠對抗單音干擾、寬帶干擾等多種樣式的單一和組合干擾。跳頻圖案采用Costas跳頻序列，周期為200跳，PN碼采用周期為1 023的Gold碼，信號參數(shù)如表1所示。

　　DS/FH混合信號作為一種擴頻信號，信號頻帶寬，且能量均勻分布在整個頻帶內，導致信號被噪聲所淹沒，具有很強的抗截獲能力，要實現(xiàn)對此混合信號的捕獲，必須對接收信號進行滑動相關運算。如圖1所示，接收機中頻圖1相干累加原理接收到跳擴信號后，經(jīng)過滑動解擴和解跳，將信號的跳變頻率和直擴偽碼從信號中剝離［8］。當滑動相關時接收信號和本地信號相位重合，即信號恢復成窄帶信號后，再對信號進行累加，濾除帶外噪聲，得到高信噪比的檢測量或檢測信號；最后將其送入檢測器，完成捕獲判決。

　　對于式(1)中的相干跳擴頻信號，在背景噪聲為白噪聲、信道中無干擾的條件下，本地跳頻擴頻信號以半個碼片（或者更細?。┑乃阉鏖g隔進行滑動，完成載波/偽碼剝離后經(jīng)長度為多跳的相干積分后檢測量的獲得。無信號時檢測量服從自由度為1的中心χ2分布，有信號時檢測量服從自由度為1的非中心χ2分布。

　　假設有信號條件下，單跳積分檢測量服從A/σ2=10，σ2=1的高斯分布，并取N=10，那么根據(jù)參考文獻［7］，3種檢測量的包絡在信號有/無條件下的概率密度函數(shù)如圖 2所示。信號捕獲判決準則采用NeymanPearson準則，即在給定信號虛警概率PF前提下，設定判斷區(qū)域V，使信號檢測概率PD最大。從圖2中可看出，選多跳相干累加檢測量作為捕獲判決量，在相同的虛警概率條件下能獲得較高的檢測概率。

　　2系統(tǒng)設計方案

　　2.1硬件環(huán)境

　　根據(jù)捕獲運算要求，本系統(tǒng)用基于FPGA的硬件設計方案實現(xiàn)高速并行捕獲邏輯運算。FPGA處理的硬件環(huán)境如圖3所示。

　　待捕獲的跳擴頻信號通過兩路ADC，將模擬信號轉換為數(shù)字信號，進入FPGA，供FPGA進行處理。程序存儲PROM中是本設計產(chǎn)生的FPGA配置文件，加電后，F(xiàn)PGA讀取配置文件，在時鐘驅動下，實現(xiàn)開發(fā)人員設計的邏輯功能。

　　2.2分模塊設計

　　為實現(xiàn)FPGA內部軟件的跳擴頻信號捕獲功能，本系統(tǒng)設計的處理流程如圖4所示。

　　軟件設計分為4個功能模塊，其名稱和功能如下：

　?。?）捕獲控制模塊：AcqCtrl

　　負責捕獲處理流程控制和捕獲結果的判斷。

　?。?）正交解跳模塊：AcqFront

　　在捕獲控制模塊控制下，完成跳擴頻信號的解跳。

　　（3）并行解擴模塊：CorrFFT

　　用FFTIFFT并行相關算法完成直接序列擴頻信號的解擴，負責時間長度為1個跳頻時段的信號積分。此模塊負責完成分辨率為半個直接序列擴頻碼碼片的時延搜索。

　　（4）多跳累積模塊：PhasCmp

　　負責將N個跳頻時段內的積分結果累加起來，得到半碼片以內的時域搜索的捕獲結果，同時實現(xiàn)（-50 kHz，50 kHz）范圍的多普勒搜索，將累加結果送給捕獲控制模塊進行判斷。綜合以上4個模塊，形成了本軟件的模塊架構，如圖5所示。虛線表示控制信號，實線表示信號流。

　　2.2.1正交解跳模塊

　　為節(jié)省硬件資源，本文算法對應的捕獲結構采用了雙下變頻器交替變頻解跳和基于FFT的快速碼相關解擴的方案。圖6表示解跳結構，跳頻帶寬為200 MHz，采樣頻率為280 MHz正交I、Q采樣，用不同圖案表示不同跳頻頻圖6AcqFront模塊工作示意率，τ表示收發(fā)時間差，PN1表示接收第1跳內的PN碼，本地下變頻器相位從0開始，到4 kπ結束，跳頻頻率重合時，解擴A、B輸出正確的PN碼。2個下變頻器A、B交替解跳的結構加長了單個跳頻諧波解跳的時長，獲得了2Th時長的解跳結果，交替解跳結構能夠保留2Th時長的解擴輸出，從而保證碼相關積分時長為Th時，碼滑動相關的搜索范圍能夠達到τmax=Th。

　　2.2.2基于FFT的并行解擴模塊

　　解跳完成后，在芯片內對信號進行下抽處理，降低后端信號處理速率需求。將280 MHz采樣信號下抽40倍到7 MHz后進行處理。圖 7表示解擴結構，解跳結果以流水線順序送入FFT核，每一幀點數(shù)為4 096點，同時本地擴頻碼也進行FFT。經(jīng)處理后，每一跳時間內對應輸出M=2 046個解擴結果，存入RAM中。　

　　2.2.3多跳累積模塊

　　將解擴模塊輸出的N跳內M個碼相位上的共M×N個解擴結果從RAM中讀出之后，按0.1碼片的步進進行時間搜索和相干累積。圖8所示為相干累積結構。

　　將2NM個數(shù)據(jù)點Pi(m)按跳頻點i分為2M組，逐組對i=1,2,…,N個數(shù)據(jù)進行相干累加，相干累加結果取平方后經(jīng)過一個比較器，保留最大相干累積能量及其對應的時間頻率搜索值。當?shù)玫阶畲笙喔衫鄯e能量Pmax及其對應的時間頻率信息后，再取該時間點附近的L個點計算出L個積分結果，表示碼相位范圍為(-L/2，L/2)個碼片。若Pmax>2·E［P(l)］，則判斷捕獲成功，反之則判定為捕獲失敗。

　　2.3實現(xiàn)情況

　　為實現(xiàn)低截獲概率信號捕獲系統(tǒng)，選用了Xilinx公司的Kintex7FFG900芯片，A/D芯片采用2片14位輸入的AD9726芯片。FPGA外部參考時鐘為100 MHz，內部工作時鐘為280 MHz。芯片內部Slice使用率為56%，滿足航天設備芯片降額使用的標準，芯片功耗估計值為4.3 W，包括A/D轉換等器件的基帶電路總功耗為7 W。實現(xiàn)了第2節(jié)中低截獲概率跳擴頻信號的捕獲，時間捕獲范圍為（-50 ms,50 ms），多普勒頻率捕獲范圍為（-50 kHz, 50 kHz），多普勒變化率范圍為（-12 kHz/s, 12 kHz/s）。最大捕獲時間不超過4 s，捕獲概率大于99%，虛警概率小于0.001。

3試驗結果

　　對本文的捕獲系統(tǒng)進行了基帶電路板仿真驗證，統(tǒng)計了不同的時間搜索精度下，信號源發(fā)射信噪比與檢測概率的關系如圖9所示。試驗環(huán)境包括安捷倫E4438C信號源2臺、XX型衛(wèi)星應答機射頻通道、基于Xilinx Kintex7的基帶板一副，以及電源、連接線若干。信號源負責信號上變頻和射頻加噪，基帶板完成發(fā)送和捕獲中頻跳擴測控信號的功能。

　　電路板驗證時可通過FPGA預留調試口調整時間搜索精度，可選精度有0.01/0.1/0.25/0.5 chip。由于碼相位搜索間隔以及FFT運算的有限字長效應［9］，導致板上仿真檢測性能略有下降，距離理論值約有3 dB距離；當選取Δτ=0.1 chip，本文算法在單符號信噪比為17 dB時可達到99%的捕獲概率；當碼相位搜索間隔從0.25 chip擴大到0.5 chip時，檢測性能急劇下降。

4結論

　　為解決低截獲概率混合擴頻的快速捕獲問題，選擇了以FPGA作為處理核心的基帶解決方案［10］，設計實現(xiàn)了基于FFT分段碼相關和多跳相干累積的捕獲系統(tǒng)并進行了板上試驗。本算法捕獲精度達到0.01 chip，捕獲到的DS/FH信號可直接送入載波環(huán)路進行載波跟蹤，能減輕跟蹤環(huán)路負擔。實際應用中，可根據(jù)捕獲精度需求選擇時間捕獲分辨率，大小從0.01 chip到0.5 chip。經(jīng)在軌測試后，本系統(tǒng)已成功運用于北斗二代導航衛(wèi)星的某新型衛(wèi)星測控系統(tǒng)中。

　　參考文獻

　?。?］ 沈榮駿,趙軍.我國航天測控技術的發(fā)展趨勢與策略［J］.宇航學報,2001,22(3):15

　　［2］ 楊文革,王金寶,孟生云，等．DS/FH混合擴頻信號捕獲方法綜述［J］.測控技術,2009,28(z1):1620.

　　［3］ KAPLAN E D， HEGARTY C J, Understanding GPS, principles and applications(Second Edition)［M］. Norwood, MA: Artech House, Inc. ch. 5.4,173200.

　?。?］ 王水魚,馮曉靖.一種新型deltasigma小數(shù)分頻器的FPGA實現(xiàn)［J］.微型機與應用,2013,32(5):2527,31.

　　［5］ 彭奇,習友寶.基于FPGA和改進CORDIC算法的NCO設計與實現(xiàn)［J］.微型機與應用,2013,32(5):6062.

　?。?］ 宋萬均,張安堂.雙基地雷達目標速度計算的FPGA實現(xiàn)［J］.電子技術應用,2014,40(1):4749,52.

　　［7］ MARCUM F I. A statistical theory of target detection by pulsed radar, rand research memo［R］. RM754, December 1947, with Appendix, RM753, July 1948.

　?。?］ 潘點飛,程乃平,郝建華,等.DS/FH測控系統(tǒng)抗干擾性能分析與測試［J］.空間科學學報, 2013, 33(5): 540547.

　　［9］ 黃磊,張其善,寇艷紅,等.GPS信號FFT捕獲算法的有限字長效應分析［J］. 宇航學報, 2006, 27(5): 10291033.

　?。?0］ 陳巍,王國富,張法全,等.基于FPGA同步時鐘測量系統(tǒng)的研究及實現(xiàn)［J］.電子技術應用,2014,40(12):8688,91.