全球可編程解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)今天宣布推出其ISE" title="ISE">ISE Design Suite10.1版。這一統(tǒng)一的整體解決方案為FPGA邏輯、嵌入式和DSP設(shè)計(jì)人員提供了賽靈思的整個(gè)設(shè)計(jì)工具產(chǎn)品線，其中的設(shè)計(jì)工具具有完全的互操作能力。ISE Design Suite 10.1版以平均運(yùn)行速度快兩倍的特性極大地加快了設(shè)計(jì)實(shí)施速度。因此設(shè)計(jì)人員可以在一天時(shí)間里完成多次反復(fù)設(shè)計(jì)。今天的發(fā)布另外一個(gè)重要意義就是新版本采用了SmartXplorer 技術(shù), 這一技術(shù)專門為解決設(shè)計(jì)人員所面臨的時(shí)序收斂和生產(chǎn)力這兩大艱巨挑戰(zhàn)而開發(fā)。SmartXplorer技術(shù)支持在多臺(tái)Linux主機(jī)上進(jìn)行分布式處理，可在一天時(shí)間里完成更多次實(shí)施過程。通過利用分布式處理和多種實(shí)施策略，性能可以提升多達(dá)38%。SmartXplorer技術(shù)同時(shí)還為用戶利用獨(dú)立的時(shí)序報(bào)告監(jiān)控每個(gè)運(yùn)行實(shí)例提供相應(yīng)的工具。   

    “ISE Design Suite 10.1對(duì)我們的設(shè)計(jì)團(tuán)隊(duì)來說非常重要，運(yùn)行時(shí)間改善了多達(dá)80%。更快的運(yùn)行速度巨大地diiang施速度，節(jié)約了開發(fā)時(shí)間，因而也加快了我們的產(chǎn)品上市速度。”富士公司光學(xué)系統(tǒng)部高級(jí)工程師Yasuhiro Ooba說。富士公司光學(xué)系統(tǒng)部是為全球市場(chǎng)提供信息技術(shù)和通信解決方案的領(lǐng)先供應(yīng)商。 

    “SmartXplorer為我們的FPGA設(shè)計(jì)流程提供了強(qiáng)大的助力。沒有SmartXplorer技術(shù)的時(shí)候，我們必須手工登錄到多臺(tái)服務(wù)器并管理每個(gè)PAR任務(wù)。”數(shù)據(jù)中心I/O可視化領(lǐng)域的技術(shù)領(lǐng)導(dǎo)廠商 Xsigo Systems公司的邏輯設(shè)計(jì)人員Honda Yang說，“我為所看到的不同策略實(shí)現(xiàn)的結(jié)果而驚訝“利用SmartXplorer， 我們?cè)谛阅苌霞涌炝?/span>20%。” 

PlanAhead Lite和基于策略的實(shí)施方法實(shí)現(xiàn)終極生產(chǎn)力 

    ISE Foundation?中PlanAhead Lite工具的應(yīng)用，為用戶提供了屢獲殊榮的PlanAhead設(shè)計(jì)和分析工具所擁有的強(qiáng)大布局規(guī)劃和分析功能的一個(gè)子集。免費(fèi)提供的PlanAhead Lite采用了革命性的PinAhead技術(shù)。這一直觀的解決方案旨在簡(jiǎn)化管理目標(biāo)FPGA和PCB之間接口的復(fù)雜性。PinAhead技術(shù)支持在設(shè)計(jì)較早階段智能實(shí)現(xiàn)引腳定義，從而避免了通常在設(shè)計(jì)后期發(fā)生的與引腳布局相關(guān)的修改。這種修改過去通常必須通過交互式引腳布局才能完成設(shè)計(jì)規(guī)模檢查。在PinAhead工具中，引腳分配完成后，還可以使用逗號(hào)分割值（CSV）文件或通過VHDL或Verilog頭文件輸出I/O端口信息。 

    ISE Design Suite10.1的推出還進(jìn)一步簡(jiǎn)化了確定最優(yōu)實(shí)現(xiàn)設(shè)置的過程?，F(xiàn)在設(shè)計(jì)人員還可規(guī)定和設(shè)置自己獨(dú)特的設(shè)計(jì)目標(biāo)，可以是性能最大、優(yōu)化器件利用、降低動(dòng)態(tài)功耗、或者是實(shí)施時(shí)間最短。利用這一資源面積優(yōu)化策略，邏輯資源利用情況平均可節(jié)約10%。  

廣泛聯(lián)合提供更好的驗(yàn)證能力 

   ISE Design Suite 10.1還同時(shí)受益于賽靈思公司與業(yè)界領(lǐng)先的EDA供應(yīng)商之一Mentor Graphics公司的聯(lián)合協(xié)作。通過使用IEEE IP加密模型，ISE Design Suite 10.1的運(yùn)行速度最快可達(dá)原來的兩倍。新的性能優(yōu)化BRAM, DSP和 FIFO仿真模型進(jìn)一步將RTL仿真運(yùn)行時(shí)間縮短了一倍。  

第二代XPower提供更強(qiáng)的功率分析和優(yōu)化功能 

    業(yè)界研究表明，滿足功率預(yù)算是FPGA設(shè)計(jì)人員面臨的一項(xiàng)越來越大的挑戰(zhàn)，特別是工藝幾何尺寸的不斷縮小進(jìn)一步加劇了這一問題。ISE Design Suite 10.1為用戶提供了在設(shè)計(jì)過程中盡早分析功率要求的功能，同時(shí)還可以在設(shè)計(jì)過程中優(yōu)化動(dòng)態(tài)功率。

    第二代XPower功率分析工具提供了改善的用戶接口，按照模塊、結(jié)構(gòu)層次、電源軌和使用的資源分析功率更為容易，因此進(jìn)一步增強(qiáng)了功率估算功能。信息可以文本和HTML報(bào)告格式給出。與其它邏輯供應(yīng)商提供的靜態(tài)估算網(wǎng)頁相比，這是一項(xiàng)巨大進(jìn)步，同時(shí)在提供準(zhǔn)確的功耗信息方面是一個(gè)飛躍。

    ISE Design Suite 10.1提供了便捷全面的功率優(yōu)化功能。利用集成的“功率優(yōu)化設(shè)計(jì)目標(biāo)”功能，用戶可以簡(jiǎn)單地一步完成功率優(yōu)化流程。通過映射和布局布線算法的改進(jìn)，對(duì)于采用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的設(shè)計(jì)動(dòng)態(tài)功率平均可降低10%和12%。 

嵌入式設(shè)計(jì)和DSP設(shè)計(jì)工具集成

    為幫助用戶更快速地實(shí)現(xiàn)優(yōu)化嵌入式和DSP設(shè)計(jì)，ISE Design Suite 10.1 還對(duì)賽靈思嵌入式和DSP工具進(jìn)行了進(jìn)一步的易用性改進(jìn)。例如統(tǒng)一的互操作性保證了用戶可以在ISE Design Suite 10.1 容易地增添System Generator模塊。EDK 和 System Generator for DSP技術(shù)之間不同工具的集成得到進(jìn)一步增強(qiáng)，從而能夠?yàn)橥瑫r(shí)涉及嵌入式和信號(hào)處理的更復(fù)雜FPGA SoC設(shè)計(jì)提供支持。 

價(jià)格和供貨情況 

    ISE Design Suite 10.1 包括 ISE Foundation、嵌入式開發(fā)套件 (EDK)、System Generator for DSP、 AccelDSP綜合工具、ChipScope Pro 分析儀和ChipScope Pro Serial I/O 工具、 PlanAhead設(shè)計(jì)和分析工具以及ISE仿真器。用戶可以通過購買DVD或網(wǎng)絡(luò)下載方式安裝領(lǐng)域?qū)Ｓ玫腄SP、嵌入式和邏輯設(shè)計(jì)產(chǎn)品。利用電子交付流程做為主要的產(chǎn)品提供方法，因此用戶不僅可以獲得所購買的產(chǎn)品，還可以快速獲得賽靈思其它設(shè)計(jì)工具的評(píng)估版本。

    ISE Design Suite 10.1中的所有產(chǎn)品立即可以提供，價(jià)格從495美元至 2495美元不等。全功能60天評(píng)估版本可以從賽靈思網(wǎng)站免費(fèi)下載。有關(guān)ISE Design Suite 10.1的更多信息，請(qǐng)?jiān)L問www.xilinx.com/cn/ISE。 

提高生產(chǎn)力和復(fù)雜設(shè)計(jì)的性能 

    目前，F(xiàn)PGA設(shè)計(jì)已經(jīng)與固定架構(gòu)芯片的設(shè)計(jì)變得同樣復(fù)雜，門數(shù)量的增加和生產(chǎn)工藝的進(jìn)步使得FPGA走到技術(shù)的前沿。FPGA已經(jīng)不再僅僅做為設(shè)計(jì)原型平臺(tái)，今天的數(shù)百萬門的FPGA器件采用先進(jìn)的45nm工藝生產(chǎn)，價(jià)位也具有相當(dāng)?shù)母?jìng)爭(zhēng)力，完全能夠支持高性能大批量產(chǎn)品的設(shè)計(jì)。考慮到傳統(tǒng)的高度靈活性和可編程優(yōu)點(diǎn)，以及設(shè)計(jì)方便性，F(xiàn)PGA在許多情況上已經(jīng)成為最佳的選擇，可廣泛用于計(jì)算機(jī)、通信、消費(fèi)和汽車市場(chǎng)中眾多要求苛刻且成本敏感的應(yīng)用。因此FPGA設(shè)計(jì)工具環(huán)境必須跟上相應(yīng)器件的發(fā)展。  

    隨著FPGA設(shè)計(jì)復(fù)雜性不斷增加，并且先進(jìn)的生產(chǎn)工藝不斷引入新的設(shè)計(jì)實(shí)現(xiàn)挑戰(zhàn)，設(shè)計(jì)人員希望設(shè)計(jì)工具解決方案能夠同時(shí)提高更好的工具性能、更高的效率和更豐富的功能。其中最關(guān)心的問題是設(shè)計(jì)工具吞吐能力（即更快的運(yùn)行時(shí)間）、易用性和生產(chǎn)力。只有這樣才能更快實(shí)現(xiàn)時(shí)序收斂和設(shè)計(jì)反復(fù)。設(shè)計(jì)人員還需要高級(jí)功能來解決時(shí)序和低功率等問題。 

    同時(shí)，設(shè)計(jì)領(lǐng)域也在不同融合，因此設(shè)計(jì)團(tuán)隊(duì)需要滿足所有設(shè)計(jì)實(shí)現(xiàn)選擇的綜合解決方案。通過一個(gè)集成環(huán)境完成邏輯、嵌入式和DSP應(yīng)用設(shè)計(jì)可以提高生產(chǎn)力，并通過片上系統(tǒng)（SoC）FPGA促進(jìn)真正的系統(tǒng)級(jí)設(shè)計(jì)。  

    賽靈思創(chuàng)新性地為其屢獲殊榮的被廣泛采用的ISE? 工具套件推出了新版本，從而再次為設(shè)計(jì)解決方案確立了新標(biāo)準(zhǔn)，并為其最新的高性能Virtex?-5和低成本Spartan?-3 FPGA提供了更強(qiáng)大的支持。通過新推出的ISE Design Suite 10.1，賽靈思正面解決了采用高級(jí)FPGA進(jìn)行設(shè)計(jì)的設(shè)計(jì)師所面對(duì)的最嚴(yán)峻挑戰(zhàn)，并且第一次提供了一個(gè)統(tǒng)一了邏輯、嵌入式和DSP應(yīng)用設(shè)計(jì)人員需要的解決方案。 

    在過去幾年時(shí)間里，ISE一直被獨(dú)立用戶調(diào)查評(píng)為業(yè)界最佳解決方案?；谄涫冀K如一的領(lǐng)導(dǎo)地位，賽靈思現(xiàn)在新提供了一個(gè)覆蓋從前端到后端整個(gè)設(shè)計(jì)流程的全功能增強(qiáng)設(shè)計(jì)環(huán)境，能夠?yàn)閺?fù)雜FPGA設(shè)計(jì)提供高性能、高生產(chǎn)力和關(guān)鍵特性。ISE Design Suite 10.1為設(shè)計(jì)流程的每一步都提供了直觀的生產(chǎn)力增強(qiáng)工具，覆蓋從系統(tǒng)級(jí)設(shè)計(jì)探索、軟件開發(fā)和基于HDL硬件設(shè)計(jì)，直到驗(yàn)證、調(diào)試和PCB設(shè)計(jì)集成的全部設(shè)計(jì)流程。 

速度為王 

    工程師對(duì)更高性能的追求是永遠(yuǎn)都不會(huì)滿足的，特別是現(xiàn)在的設(shè)計(jì)規(guī)模越來越大，并且越來越復(fù)雜。ISE Design Suite 10.1版極大加快了設(shè)計(jì)實(shí)現(xiàn)速度，運(yùn)行速度平均快兩倍。因此設(shè)計(jì)人員可以在一天時(shí)間里完成多次設(shè)計(jì)反復(fù)。這一增強(qiáng)設(shè)計(jì)環(huán)境現(xiàn)在還提供了SmartXplorer技術(shù)。SmartXplorer技術(shù)專門為解決設(shè)計(jì)人員所面臨的時(shí)序收斂和生產(chǎn)力這兩大艱巨挑戰(zhàn)而開發(fā)。SmartXplorer技術(shù)支持在多臺(tái)Linux主機(jī)上進(jìn)行分布式處理，可在一天時(shí)間里完成更多次實(shí)施過程。通過利用分布式處理和多種實(shí)施策略，性能可以提升多達(dá)38%。SmartXplorer技術(shù)同時(shí)還提供了一些工具，允許用戶利用獨(dú)立的時(shí)序報(bào)告監(jiān)控每個(gè)運(yùn)行實(shí)例。  

PlanAhead Lite和基于策略的實(shí)施方法提供終極生產(chǎn)力支持 

    設(shè)計(jì)工具僅僅是運(yùn)行速度飛快并不夠，設(shè)計(jì)人員還需要更高效的方法和特性來大幅提高生產(chǎn)力。  

    ISE Design Suite 10.1可與賽靈思公司屢獲殊榮的PlanAhead? 設(shè)計(jì)分析工具所提供的強(qiáng)大功能配合使用。PlanAhead設(shè)計(jì)分析工具提供的布局規(guī)劃和分析功能可極大縮短設(shè)計(jì)時(shí)間。PlanAhead能夠提高綜合和布局布線之間的流程效率。利用可視化關(guān)鍵路徑和布局規(guī)模視圖，設(shè)計(jì)人員可以提高性能。這樣可以大大減少設(shè)計(jì)反復(fù)的次數(shù)，并縮短設(shè)計(jì)反復(fù)的時(shí)間。這一方法允許設(shè)計(jì)人員將較大規(guī)模的設(shè)計(jì)分割為更小更易于處理的模塊，并集中精力優(yōu)化每一模塊，從而提高整個(gè)設(shè)計(jì)的性能和質(zhì)量。 

    ISE Foundation中的PlanAhead Lite工具為用戶提供了全功能PlanAhead設(shè)計(jì)和分析工具所擁有的強(qiáng)大布局規(guī)劃和分析功能的一個(gè)子集。免費(fèi)提供的PlanAhead Lite采用了革命性的PinAhead技術(shù)。這一直觀的解決方案旨在簡(jiǎn)化管理目標(biāo)FPGA和PCB之間接口的復(fù)雜性。PinAhead技術(shù)支持在設(shè)計(jì)較早階段智能實(shí)現(xiàn)引腳定義，從而避免了通常在設(shè)計(jì)后期發(fā)生的與引腳布局相關(guān)的修改。這種修改過去通常必須通過交互式引腳布局才能完成設(shè)計(jì)規(guī)模檢查。在PinAhead工具中，引腳分配完成后，還可以使用逗號(hào)分割值（CSV）文件或通過VHDL或Verilog頭文件輸出I/O端口信息。 

     ISE Design Suite10.1的推出還進(jìn)一步簡(jiǎn)化了確定最優(yōu)實(shí)現(xiàn)設(shè)置的過程?，F(xiàn)在設(shè)計(jì)人員還可規(guī)定和設(shè)置自己獨(dú)特的設(shè)計(jì)目標(biāo)，可以是性能最大、優(yōu)化器件利用、降低動(dòng)態(tài)功耗、或者是實(shí)施時(shí)間最短。例如，通過指定“area reduction”（減小面積）做為主要目標(biāo)，設(shè)計(jì)人員平均可以獲得10%的邏輯利用率。  

針對(duì)深亞微米時(shí)代的功率分析和優(yōu)化 

    業(yè)界研究表明，滿足功率預(yù)算是FPGA設(shè)計(jì)人員面臨的一項(xiàng)越來越大的挑戰(zhàn)，特別是工藝幾何尺寸的不斷縮小進(jìn)一步加劇了這一問題。ISE Design Suite 10.1為用戶提供了在設(shè)計(jì)過程中盡早分析功率要求的功能，同時(shí)還可以在設(shè)計(jì)過程中優(yōu)化動(dòng)態(tài)功率。  

    第二代XPower功率分析工具提供了改善的用戶接口，按照模塊、結(jié)構(gòu)層次、電源軌和使用的資源分析功率更為容易，因此進(jìn)一步增強(qiáng)了功率估算功能。信息可以文本和HTML報(bào)告格式給出。與其它邏輯供應(yīng)商提供的靜態(tài)估算網(wǎng)頁相比，這是一項(xiàng)巨大進(jìn)步，同時(shí)在提供準(zhǔn)確的功耗信息方面是一個(gè)飛躍。 

    ISE Design Suite 10.1提供了便捷全面的功率優(yōu)化功能。利用集成的“功率優(yōu)化設(shè)計(jì)目標(biāo)”功能，用戶可以簡(jiǎn)單地一步完成功率優(yōu)化流程。通過映射和布局布線算法的改進(jìn)，對(duì)于采用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的設(shè)計(jì)動(dòng)態(tài)功率平均可降低10%和12%。 

簡(jiǎn)化系統(tǒng)設(shè)計(jì) 

    由于當(dāng)今的復(fù)雜SoC包含完成不同功能的多個(gè)子系統(tǒng)，因此設(shè)計(jì)環(huán)境必須能夠和諧地支持多種設(shè)計(jì)實(shí)現(xiàn)技術(shù)。ISE Design Suite 10.1在設(shè)計(jì)構(gòu)建方面提供了更大的靈活性，支持在設(shè)計(jì)中更廣泛地采用嵌入式和DSP子系統(tǒng)。這一統(tǒng)一了邏輯、嵌入式和DSP設(shè)計(jì)功能的新版本為實(shí)現(xiàn)不同器件的組合提供了方便。其統(tǒng)一互操作性能力允許用戶在 ISE Project Navigator內(nèi)方便地添加System Generator模塊。EDK 和 System Generator for DSP技術(shù)之間不同工具的集成得到進(jìn)一步增強(qiáng)，從而能夠?yàn)橥瑫r(shí)涉及嵌入式和信號(hào)處理的更復(fù)雜FPGA SoC設(shè)計(jì)提供支持。 

ISE Design Suite 10.1配置 

    賽靈思ISE Design Suite 10.1版軟件提供了一個(gè)可定制的環(huán)境，可以通過定制來適合設(shè)計(jì)人員的特殊需要： 

    ISE Foundation是業(yè)界最全面的可編程邏輯設(shè)計(jì)環(huán)境。ISE Foundation支持所有賽靈思領(lǐng)先CPLD和FPGA產(chǎn)品系列，并且提供了完成任何邏輯設(shè)計(jì)所需要的一切，即可以獨(dú)立運(yùn)行，也可以與第三方EDA設(shè)計(jì)工具緊密集成。ISE Foundation免費(fèi)提供了ISE Simulator Lite版本，并且提供了升級(jí)到ISE Simulator全功能版本的選擇。ISE Foundation支持Microsoft Windows 和 Linux環(huán)境。 

    ISE WebPACK 可從賽靈思網(wǎng)站免費(fèi)下載。ISE WebPACK? 為完成采用賽靈思CPLD和低密度FPGA的可編程邏輯設(shè)計(jì)提供了所需要的一切，并且包含業(yè)界領(lǐng)先的ISE Foundation工具中的同樣工具。ISE WebPACK 支持Microsoft Windows 和 Linux環(huán)境。 

   System Generator for DSP –System Generator for DSP套件為采用賽靈思FPGA的高性能DSP系統(tǒng)提供了完整的設(shè)計(jì)環(huán)境。通過Simulink 和 MATLAB系統(tǒng)建模和自動(dòng)代碼生成的無縫集成，高級(jí)抽象可自動(dòng)編譯到高度并行的系統(tǒng)中，并且不會(huì)帶來任何性能損失。System Generator是Xilinx XtremeDSP解決方案的重要部分。XtremeDSP 解決方案提供了先進(jìn)的芯片技術(shù)、設(shè)計(jì)工具、IP內(nèi)核、開發(fā)套件以及專用設(shè)計(jì)和教育培訓(xùn)服務(wù)。  

    AccelDSP Synthesis Tool -AccelDSP? 綜合工具可直接從浮點(diǎn)MATLAB? M-文件自動(dòng)生成可綜合的RTL模型。利用AccelDSP綜合工具，以MATLAB語言編寫的算法可驅(qū)動(dòng)整個(gè)設(shè)計(jì)和驗(yàn)證流程。從浮點(diǎn)定義到門級(jí)實(shí)現(xiàn)的所有主要步驟都可從MATLAB源語句生成，并且可通過直觀的用戶界面控制。  

    Xilinx Platform Studio (XPS) –對(duì)于適配到Xilinx FPGA的采用PowerPC? 硬處理器核和 Xilinx MicroBlaze? 軟處理器核的嵌入式子系統(tǒng)，Xilinx Platform Studio套件可以完成設(shè)計(jì)的簡(jiǎn)化、抽象和加速。XPS 套件與計(jì)算IP庫、軟驅(qū)動(dòng)、文檔、參考設(shè)計(jì)和MicroBlaze軟處理器IP內(nèi)核共同構(gòu)成賽靈思嵌入式開發(fā)套件（EDK）的一部分。 

   PlanAhead設(shè)計(jì)和分析工具 - 通過采用過去ASIC設(shè)計(jì)人員常用的分層布局規(guī)劃技術(shù)來提高綜合和布局布線等設(shè)計(jì)步驟的效率，PlanAhead工具支持FPGA設(shè)計(jì)人員取得更優(yōu)異的結(jié)果。這一方法可大大減少設(shè)計(jì)反復(fù)次數(shù)和縮短反復(fù)時(shí)間，并且平均可將設(shè)計(jì)性能再提高15%。PlanAhead用戶可快速通過“what if”假設(shè)分析來盡早確定并排除潛在問題，同時(shí)將關(guān)鍵路徑和模塊分組并通過連接分析和利用率控制來提高布通率。  

   ChipScope Pro調(diào)試和驗(yàn)證 –ChipScope? Pro分析工具支持對(duì)FPGA設(shè)計(jì)進(jìn)行片上實(shí)時(shí)驗(yàn)證和調(diào)試，器件此時(shí)仍然與整個(gè)系統(tǒng)互動(dòng)。與傳統(tǒng)調(diào)試方法相比，可以使驗(yàn)證周期縮短50%。ChipScope Pro還可以直接與Agilent邏輯分析儀配合使用，實(shí)現(xiàn)更深的FPGA信號(hào)分析。 

    ISE Simulator -ISE Simulator提供了與ISE環(huán)境集成的完整的全功能HDL仿真工具。ISE Simulator有兩個(gè)版本。ISE Simulator Lite隨所有版本ISE免費(fèi)提供，為HDL源代碼不超過1萬行的CPLD和低密度FPGA設(shè)計(jì)提供了一個(gè)理想的解決方案。ISE Simulator完全版支持所有設(shè)計(jì)密度，可做為ISE Foudation的低成本附加模塊提供。 

   ModelSim Xilinx Edition III –ModelSim XE III是完整的PC硬件描述語言（HDL）仿真和調(diào)試環(huán)境，支持設(shè)計(jì)人員完成HDL源代碼、功率以及時(shí)序模型的驗(yàn)證。MXE III 提供了 100%和 VHDL和Verilog語言覆蓋，提供了源代碼察看器/編輯器、波形察看器、設(shè)計(jì)結(jié)構(gòu)瀏覽器、列表窗口以及其它功能來提高生產(chǎn)力。 

關(guān)于賽靈思（Xilinx）公司 

賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）是可編程邏輯解決方案的全球領(lǐng)導(dǎo)廠商。有關(guān)賽靈思公司的更多信息，請(qǐng)?jiān)L問公司網(wǎng)站www.xilinx.com/cn。