0 引言

　　在高性能模擬集成電路，諸如開關(guān)電容濾波器、∑-△調(diào)制器和流水線A／D轉(zhuǎn)換器中，常常需要高直流增益、高單位增益帶寬的運(yùn)放來同時(shí)滿足系統(tǒng)對(duì)精度與速度的要求。高增益要求運(yùn)放采用多級(jí)、長(zhǎng)溝道器件，小的工作電流；而高速則要求運(yùn)放采用單級(jí)、短溝道器件，大的工作電流。增益增強(qiáng)技術(shù)的提出解決了這對(duì)矛盾，提高了運(yùn)放的直流增益而又不影響其高頻性能。然而，零極點(diǎn)對(duì)(doublet)的存在會(huì)影響運(yùn)放的建立特性[1，2]。通常，消除doublet影響的方法是提高其發(fā)生的頻率，但若過高的doublet發(fā)生頻率將導(dǎo)致系統(tǒng)的不穩(wěn)定[3，4]。

　　1 運(yùn)放的設(shè)計(jì)和優(yōu)化

　　1．1 運(yùn)放的結(jié)構(gòu)選擇

　　目前流行的運(yùn)算跨導(dǎo)放大器(OTA)結(jié)構(gòu)中，套筒結(jié)構(gòu)有最好的性能，但輸出擺幅受限，不適合用于低壓設(shè)計(jì)。折疊共源共柵結(jié)構(gòu)有更大的輸出擺幅以及可以使輸入和輸出短接，共模輸入電平更容易選取，所以得到了廣泛的應(yīng)用。本運(yùn)放采用折疊共源共柵結(jié)構(gòu)，總電路如圖1所示。(參見右欄)輸入管選用PMOS管，因?yàn)镻MOS管的載流子遷移率低，所以要獲得相同的速度和增益，需要更大的電流和更大的尺寸，但因?yàn)樗恼郫B點(diǎn)在NMOS處而NMOS的尺寸要小于流過相同電流的PMOS的尺寸，所以折疊點(diǎn)的寄生電容比較小，折疊點(diǎn)帶來的極點(diǎn)高，有較好的頻率特性。另一方面，PMOS輸入管優(yōu)化了1／f噪聲。

　　1．2 建立時(shí)間分析及優(yōu)化

　　采用共源共柵結(jié)構(gòu)的增益增強(qiáng)技術(shù)提高了直流增益，卻沒有顯著影響高頻性能，然而由于零級(jí)點(diǎn)對(duì)的存在，影響了運(yùn)放的瞬態(tài)建立特性。下面主要分析運(yùn)放建立特性，來優(yōu)化建立時(shí)間。

　　首先，應(yīng)考察輔助運(yùn)放引起偶對(duì)的原因。在忽略寄生電容作用的條件下，單極點(diǎn)性質(zhì)的增強(qiáng)型運(yùn)算跨導(dǎo)放大器(GBCA)增益?zhèn)鬟f函數(shù)為式(1)，若輔助運(yùn)放采用式(2)的單極點(diǎn)模型近似，a0》1，得到式(3)，代入ωau=a0ωa1的條件，在ω》ωa1的頻率范圍下，開環(huán)增益為式(4)，由內(nèi)部反饋環(huán)路形成的一對(duì)偶對(duì)分別為ωdz=ωau，ωdp=ωau+ω1。以偶對(duì)中數(shù)值較小的零點(diǎn)ωdz為參照，偶對(duì)的分離系數(shù)α為該零點(diǎn)的分離度與輔助運(yùn)放的單位增益帶寬和主運(yùn)放的主極點(diǎn)頻率密切相關(guān)。在以上簡(jiǎn)單近似條件下，由于ωau與ω1無關(guān)，則當(dāng)單調(diào)增加輔助運(yùn)放帶寬使ω》ωa1時(shí)，形成的偶對(duì)相互間越來越靠近，對(duì)系統(tǒng)相位的影響可以忽略，而對(duì)瞬態(tài)特性的影響必須以閉環(huán)系統(tǒng)進(jìn)行分析。對(duì)于F反饋系數(shù)及以上開環(huán)系統(tǒng)構(gòu)成的閉環(huán)系統(tǒng)，開環(huán)系統(tǒng)的偶對(duì)將變成閉環(huán)系統(tǒng)的偶對(duì)。在ω》ωa1的頻率范圍下，有式(5)，設(shè)閉環(huán)系統(tǒng)在主次極點(diǎn)分離條件下的主極點(diǎn)頻率為ωi=Fωu?？紤]到偶對(duì)中極點(diǎn)ωdp相對(duì)ωt的位置由比值系數(shù)決定，即主要由ωau與ωu的位置關(guān)系所決定，則有式(6)。

　　階躍響應(yīng)可通過拉氏反變換得到：

　　瞬態(tài)特性的理論分析表明，閉環(huán)偶對(duì)的相對(duì)位置關(guān)系近似保持原有開環(huán)下的性質(zhì)不變。在高頻極點(diǎn)的影響下，閉環(huán)主極點(diǎn)帶寬下降為ωt／α。根據(jù)以上的分析結(jié)果，得到GBCA電路設(shè)計(jì)步驟如下：

　　1)設(shè)計(jì)主運(yùn)放。增益帶寬積由建立時(shí)間要求確定，相位裕度高于70度；

　　2)找出主運(yùn)放的共源共柵(cascode)管的柵電容，作為輔助運(yùn)放的負(fù)載電容；

　　3)設(shè)計(jì)輔助運(yùn)放。增益帶寬積(GBW)略大于主運(yùn)放的GBW，相位裕度高于80度。

　　1．3 共模反饋與偏置

　　共模反饋電路是全差分運(yùn)放的一個(gè)不可或缺的部分。本文的主運(yùn)放選用動(dòng)態(tài)開關(guān)電容共模反饋，如圖2所示。選用這種結(jié)構(gòu)的原因，一方面是這種共模反饋電路可節(jié)省功耗；另一方面是其共模電壓取樣電路不會(huì)限制運(yùn)放的輸出擺幅。盡管其具有上述優(yōu)點(diǎn)，但它不適合兩個(gè)輔助運(yùn)放。因?yàn)閮蓚€(gè)輔助運(yùn)放的輸出負(fù)載是主運(yùn)放中共源共柵管的柵電容，它們都較小。若采用開關(guān)電容共模反饋，共模反饋電路的電容勢(shì)必更小，致使開關(guān)的電荷注入效應(yīng)影響到電路的精度。此外，兩個(gè)輔助運(yùn)放也是全差分的，也需要共模反饋。由于輔助運(yùn)放不需要大的輸出擺幅，而且輔助運(yùn)放nbooster和pbooster是接成跟隨器的形式，所以穩(wěn)定了輸入共模也就穩(wěn)定了輸出共模。

　　該運(yùn)算放大器的主放大器和增益增強(qiáng)放大器使用了同一個(gè)偏置電路，偏置電路中采用了高擺幅的共源共柵電流源，如圖3所示。

　　2 仿真結(jié)果

　　按照12位100MHz采樣頻率流水線A／D轉(zhuǎn)換器的采樣保持電路的指標(biāo)來設(shè)計(jì)這個(gè)運(yùn)算放大器。對(duì)動(dòng)態(tài)誤差和靜態(tài)誤差所各自需要的增益和單位增益帶寬進(jìn)行了折衷，將0．002％分配給靜態(tài)誤差，余下的0．008％給動(dòng)態(tài)誤差。電路采用中芯國(guó)際(SMIC)0．18 μm混合信號(hào)CMOS工藝設(shè)計(jì)，1．8V電壓供電。具體設(shè)計(jì)指標(biāo)為：開環(huán)增益：102dB：建立時(shí)間：4．3ns；精度：0．01％；單位增益帶寬：1．27GHz。頻率響應(yīng)的曲線如圖4所示。

　　對(duì)運(yùn)算放大器一些重要的性能參數(shù)在TT下仿真，結(jié)果的歸納見表1。

　　對(duì)階躍輸入響應(yīng)的仿真在如圖5所示的閉環(huán)中進(jìn)行。從運(yùn)算放大器的輸入端引入一個(gè)±1V的大階躍信號(hào)，對(duì)應(yīng)的建立時(shí)間曲線如圖6所示，表明所設(shè)計(jì)的電路能夠在4．3ns內(nèi)達(dá)到終態(tài)0．01％的精度。

　　3 結(jié)論

　　本文提出了一種可用于增益增強(qiáng)運(yùn)放高速設(shè)計(jì)的優(yōu)化方法，并采用SMIC 0．18 μm混合信號(hào)CMOS工藝設(shè)計(jì)，實(shí)現(xiàn)了一個(gè)單級(jí)全差分增益增強(qiáng)的折疊共源共柵運(yùn)算放大器。詳細(xì)分析并克服了零極點(diǎn)對(duì)可能引起的慢動(dòng)態(tài)性能。仿真結(jié)果表明，此運(yùn)算放大器能夠滿足高性能流水線A／D轉(zhuǎn)換器設(shè)計(jì)的要求。