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· 設計流程包括Cadence Encounter數字設計實現系統(tǒng)、Tempus時序Signoff解決方案、Voltus IC電源完整性解決方案、Quantus QRC寄生參數提取解決方案、物理驗證系統(tǒng)、Litho物理分析儀和CMP預報器。

· UMC聯華電子實現1.7GHz的ARM Cortex-A7性能與功耗指標以及低于200mW動態(tài)功耗

    2015年1月20日美國加州圣何塞 –全球電子設計創(chuàng)新領先公司Cadence（NASDAQ：CDNS）今天宣布，全球領先的半導體代工廠聯華電子 （United Microelectronics Corporation，NYSE: UMC; TWSE: 2303）采用Cadence® 設計實現與signoff工具，用于生產silicon-ready 28納米ARM® Cortex®-A7、基于MPCore的系統(tǒng)級芯片，瞄準入門級智能手機、平板電腦、高端可穿戴設備和其他先進的移動裝置設備。相比于上一代方案，采用Cadence解決方案使聯華電子縮短了33%的流片時間并實現了1.7GHz的性能；此外，聯華電子也實現了低于200mW的動態(tài)功耗，比上一代的設計流程降低了20%。

    采用基于多線程技術的Encounter® 數字設計實現系統(tǒng)，包含GigaOpt布線驅動（route-driven)優(yōu)化和CCOpt并發(fā)時鐘數據路徑(concurrent clock datapath)優(yōu)化，從而實現更快速的周轉時間，并獲得性能、芯片面積和驅動功耗的顯著提升。此外，對Tempus™ 時序Signoff解決方案、Voltus™ IC電源完整性解決方案、Quantus™ QRC寄生參數提取解決方案、物理驗證系統(tǒng)、Litho物理分析儀和CMP預報器的無縫整合，使聯華電子能在流程的更早期進行signoff檢查，以確保設計功能可以如預期的正常執(zhí)行。

    “Cadence的大規(guī)模并行架構使我們能夠顯著減少signoff分析、設計實現及收斂所花費的時間，因而我們可以快速地為市場提供高品質的參考設計，并且在功耗、性能和面積方面都優(yōu)于預期指標，聯華電子IP開發(fā)與設計支持部資深總監(jiān)林世欽表示：“我們移動類產品客戶有非常特殊的設備需求，基于該流程的測試芯片通過了芯片測試，保證客戶拿到可靠的28納米Silicon-ready的參考設計。”

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