隨著電磁環(huán)境的日益復(fù)雜，電子戰(zhàn)裝備對(duì)電子戰(zhàn)接收機(jī)提出了更高的要求，理想的電子戰(zhàn)接收機(jī)包括瞬時(shí)覆蓋寬的頻域、高靈敏度、大動(dòng)態(tài)范圍、高截獲概率、同時(shí)多信號(hào)探測(cè)能力強(qiáng)、頻率測(cè)量準(zhǔn)確且處理全實(shí)時(shí)，但是滿足這些要求的理想接收機(jī)并不存在，現(xiàn)實(shí)過(guò)程往往是采用多種接收機(jī)類型結(jié)合的方式來(lái)兼顧各種技術(shù)指標(biāo)。

    單比特接收機(jī)最早由美國(guó)空軍實(shí)驗(yàn)室AFRL[1]提出，隨后一些公司開發(fā)了各種類型的單比特接收機(jī)。作為一種數(shù)字接收機(jī)類型,單比特接收機(jī)可以實(shí)現(xiàn)大的瞬時(shí)頻率覆蓋，處理實(shí)時(shí)，且體積小，靈敏度高，但是不具備同時(shí)多信號(hào)能力。這些特點(diǎn)都與模擬IFM接收機(jī)相似，可以作為一種新的寬帶頻率測(cè)量方法應(yīng)用于電子戰(zhàn)領(lǐng)域[2-3]。
    本文首先介紹了單比特接收機(jī)的組成和單比特采樣的特點(diǎn)，然后通過(guò)Matlab仿真的方法分析了采用MonoDFT方法測(cè)頻的單比特接收機(jī)在靈敏度、相位測(cè)量等指標(biāo)上與標(biāo)準(zhǔn)DFT的差異，最后通過(guò)FPGA工具分析了采用MonoDFT處理的單比特處理算法的資源消耗和處理延遲時(shí)間。
1 單比特接收機(jī)的組成
    單比特接收機(jī)基本組成如圖1所示。

    從圖1可以看到,單比特接收機(jī)主要由微波通道、單比特采樣器和FPGA處理器組成。微波通道完成射頻信號(hào)的放大變頻，單比特采樣器完成中頻信號(hào)的1 bit量化，得到結(jié)果送到FPGA中進(jìn)行數(shù)字處理，完成參數(shù)測(cè)量。
    單比特采樣器是實(shí)現(xiàn)單比特接收機(jī)的物理基礎(chǔ)，決定了整個(gè)單比特接收機(jī)的基本性能。其數(shù)學(xué)表達(dá)式為：
    
    從式(2)可以看到，經(jīng)過(guò)簡(jiǎn)化后，在進(jìn)行DFT計(jì)算過(guò)程中只有加法和減法運(yùn)算，對(duì)DFT算法的FPGA實(shí)現(xiàn)具有重要意義，這種簡(jiǎn)化旋轉(zhuǎn)因子的處理思想稱之為MonoDFT處理算法。
    由于采用了簡(jiǎn)化運(yùn)算，與標(biāo)準(zhǔn)DFT相比，必然會(huì)存在一定的差異，針對(duì)靈敏度、頻率、相位測(cè)量等問(wèn)題利用Matlab進(jìn)行了仿真分析。
    圖2是在假設(shè)10 GS/s單比特采樣，不同輸入頻率條件下，采用標(biāo)準(zhǔn)DFT和MonoDFT各自得到的峰值幅度，其中虛線表示MonoDFT的峰值，從圖中可以看到MonoDFT的峰值幅度比標(biāo)準(zhǔn)DFT低0.5~1 dB左右。
    假設(shè)如果沒有信號(hào)輸入，只有噪聲，可以得到256點(diǎn)DFT和MonoDFT的功率譜，如圖3所示，其中虛線部分是MonoDFT的計(jì)算結(jié)果。從圖中可見，噪聲情況下MonoDFT和DFT結(jié)果相比功率譜幅度基本保持一致。
    從上面分析可見，采用了MonoDFT測(cè)頻方法的單比特接收機(jī)，在進(jìn)行信號(hào)檢測(cè)過(guò)程中,與采用標(biāo)準(zhǔn)DFT相

其中：Lum是失配損耗,從圖2中可以看到,其值為3 dB；D為檢測(cè)系數(shù)， 一般按14 dB計(jì)算；NF為通道噪聲系數(shù)，取6 dB；B為處理帶寬，單位MHz，D為數(shù)字處理積累時(shí)間t的倒數(shù)；假設(shè)按照單比特采樣率為10 GS/s計(jì)算，對(duì)256點(diǎn)MonoDFT運(yùn)算的處理每幀的積累時(shí)間為25 ns。
　另外考慮到MonoDFT會(huì)損失1 dB，微波通道的幅頻不平坦度±2 dB，通過(guò)式(3)計(jì)算后可以得到，在10 GS/s采樣情況下, 256點(diǎn)MonoDFT測(cè)頻方法的靈敏度約為-70 dBm。
    一般利用DFT測(cè)頻過(guò)程中,希望可以獲得相位信息，可用于精測(cè)頻、比相等。采用標(biāo)準(zhǔn)DFT和MonoDFT方法測(cè)量的相位值之差，在不同信噪比條件下的結(jié)果如圖4所示。從圖中可以看到，采用MonoDFT方法，隨著信噪比的降低，二者之間的測(cè)量誤差會(huì)增大，但總的來(lái)說(shuō)誤差值較小。

    從上面的分析可以看到，采用MonoDFT方法可以有效地測(cè)量信號(hào)的頻率和相位信息，其具體性能與標(biāo)準(zhǔn)DFT相當(dāng)。
3 FPGA實(shí)現(xiàn)
　利用FPGA如何實(shí)現(xiàn)MonoDFT是單比特?cái)?shù)字接收機(jī)的關(guān)鍵，假設(shè)對(duì)于10 GS/s采樣的高速單比特?cái)?shù)據(jù)，其FPGA處理采用如圖5所示的處理框圖[3]。

    利用VHDL語(yǔ)言實(shí)現(xiàn)了圖4中的處理算法，并在ISE工具中進(jìn)行了布局布線，利用一片XC5VSX95T芯片實(shí)現(xiàn)單比特處理算法所需要的資源如表1所示。

    從表1中可以看到，利用256點(diǎn)MonoDFT完成測(cè)頻的單比特處理算法，需要消耗一片SC5VSX95T大約31%的邏輯資源，其他方面的資源則消耗較少。
　　在完成算法同時(shí)利用ModelSim仿真工具對(duì)圖4中的處理延遲進(jìn)行分析，得到結(jié)果如圖7所示。從圖7中可以看到,采用256點(diǎn)MonoDFT方法實(shí)現(xiàn)頻率測(cè)量，延遲時(shí)間約為450 ns。
4 總結(jié)與展望
    從上面的分析可以看到，采用MonoDFT方法實(shí)現(xiàn)單比特的頻率測(cè)量，可以獲得與標(biāo)準(zhǔn)DFT測(cè)頻方法相近的性能，而在FPGA實(shí)現(xiàn)過(guò)程中則主要消耗邏輯資源，與標(biāo)準(zhǔn)DFT相比消耗資源大大降低。
　如果采用不同長(zhǎng)度的積累時(shí)間，則在靈敏度、處理延遲時(shí)間、資源消耗等方面得到不同的結(jié)果，采用本文中同樣的分析方式， 在不同長(zhǎng)度MonoDFT具體性能如表2所示。

    從表2可以看到，靈敏度、處理延遲時(shí)間是相互制約的，頻率分辨率是積累時(shí)間的倒數(shù)；如果要求處理延遲時(shí)間小，則會(huì)降低靈敏度，減小積累時(shí)間，降低頻率分辨率。在實(shí)際具體應(yīng)用過(guò)程中，需要根據(jù)不同的應(yīng)用場(chǎng)合要求,綜合各方面因素選擇合適長(zhǎng)度的MonoDFT算法。
    單比特?cái)?shù)字接收機(jī)采用單比特MonoDFT的處理方法，以較小的體積和處理資源，可以獲得較大的瞬時(shí)覆蓋帶寬、較高的靈敏度和較快的處理延遲時(shí)間，且具備數(shù)字處理的靈活性，能夠在一個(gè)單片F(xiàn)PGA中就可以實(shí)現(xiàn)全部的數(shù) 字處理功能。作為一種寬帶接收機(jī)，同模擬IFM相比具有靈敏度高的優(yōu)勢(shì)，同時(shí)多信號(hào)環(huán)境下不會(huì)測(cè)量錯(cuò)誤等多方面優(yōu)勢(shì)，目前世界上一些電子戰(zhàn)公司都將單比特接收機(jī)作為未來(lái)寬帶接收機(jī)的一種解決方案，相信在不久的將來(lái)，隨著國(guó)內(nèi)高速單比特采樣、處理架構(gòu)等方面技術(shù)的成熟，單比特接收機(jī)將應(yīng)用到電子戰(zhàn)的各個(gè)領(lǐng)域中去。
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