在數(shù)字系統(tǒng)的設(shè)計中，FPGA+ARM的系統(tǒng)架構(gòu)得到了越來越廣泛的應(yīng)用，F(xiàn)PGA主要實現(xiàn)高速數(shù)據(jù)的處理；ARM主要實現(xiàn)系統(tǒng)的流程控制。人機交互。外部通信以及FPGA控制等功能。I2C、SPI等串行總線接口只能實現(xiàn)FPGA和ARM之間的低速通信; 當(dāng)傳輸?shù)臄?shù)據(jù)量較大。要求高速傳輸時，就需要用并行總線來進(jìn)行兩者之間的高速數(shù)據(jù)傳輸。
下面基于ARM處理器LPC2478 以及FPGA器件EP2C20Q240，以ARM外部總線的讀操作時序為例，研究兩者之間高速傳輸?shù)牟⑿锌偩€；其中，數(shù)據(jù)總線為32位；并在FPGA內(nèi)部構(gòu)造了1024x32bits的SRAM高速存儲緩沖器，以便于ARM處理器快速讀寫FPGA內(nèi)部數(shù)據(jù)。
1 ARM并行總線的工作原理
ARM處理器LPC2478的外部并行總線由24根地址總線。32根數(shù)據(jù)總線和若干讀寫、片選等控制信號線組成。根據(jù)系統(tǒng)需求，數(shù)據(jù)總線寬度還可以配置為8位，16位和32位等幾種工作模式。
在本設(shè)計中，用到ARM外部總線的信號有：CS.WE.OE.DATA［310］.ADDR［230］.BLS等。CS為片選信號，WE為寫使能信號，OE 為讀使能信號，DATA為數(shù)據(jù)總線，ADDR地址總線，BLS為字節(jié)組選擇信號。ARM的外部總線讀操作時序圖，分別如圖1所示。
根據(jù)ARM外部并行總線操作的時序，ARM外部總線的讀寫操作均在CS為低電平有效的情況下進(jìn)行。由于讀操作和寫操作不可能同時進(jìn)行，因此WE和OE信號不能同時出現(xiàn)低電平的情況。
數(shù)據(jù)總線DATA是雙向的總線，要求FPGA也要實現(xiàn)雙向數(shù)據(jù)的傳輸。在時序圖中給出了時序之間的制約關(guān)系，設(shè)計FPGA時應(yīng)該滿足ARM信號的建立時間和保持時間的要求，否則可能出現(xiàn)讀寫不穩(wěn)定的情況。
2 FPGA的并行總線設(shè)計
2.1 FPGA的端口設(shè)計
FPGA 和ARM之間的外部并行總線連接框圖，如圖2所示。由于FPGA內(nèi)部的SRAM存儲單元為32位，不需要進(jìn)行字節(jié)組的選擇，因此BLS信號可以不連接。為了便于實現(xiàn)ARM和FPGA之間數(shù)據(jù)的快速傳輸，F(xiàn)PGA內(nèi)部的SRAM既要與ARM處理器進(jìn)行讀寫處理，還要跟FPGA內(nèi)部的其他邏輯模塊進(jìn)行數(shù)據(jù)交換，因此SRAM采用雙口RAM來實現(xiàn)。
從端口的方向特性看，DATA端口是INOUT（雙向）方式，其余端口均為IN（輸入）方式。從端口的功能看，clk20m是全局時鐘，在實現(xiàn)時應(yīng)采用 FPGA的全局時鐘網(wǎng)絡(luò)，這樣可以有效減少時鐘延時，保證FPGA時序的正確性。ADDR是16位的地址總線，由ARM器件輸入到FPGA。DATA是 32位的雙向數(shù)據(jù)總線，雙向總線的設(shè)計是整個設(shè)計的重點。OE為ARM輸入到FPGA的讀使能信號。
WE為ARM輸入到FPGA的寫使能信號。CS為ARM輸入到FPGA的片選信號，F(xiàn)PGA沒有被ARM選中時必須輸出高阻態(tài)，以避免總線沖突。
2.2 FPGA的雙向總線設(shè)計
在 FPGA的并行總線設(shè)計中，如果頂層和底層的模塊都要用到雙向的IO端口，則要遵守設(shè)計原則；否則不利于VHDL程序的綜合。雙向IO端口的設(shè)計原則是：只有頂層設(shè)計才能用INOUT類型的端口，在底層模塊中應(yīng)把頂層的INOUT端口轉(zhuǎn)化為獨立的IN（輸入）。OUT（輸出）端口并加上方向控制端口。頂層設(shè)計的VHDL代碼如下：
其中，DATA_i.DATA_o和output_en均為FPGA內(nèi)部的信號，在內(nèi)部的各層次模塊中，通過這三個信號就可以進(jìn)行單向的IO控制。這樣，頂層設(shè)計中雙向的DATA端口轉(zhuǎn)化為了內(nèi)部單向的DATA_i（輸入）。DATA_o（輸出）和output_en（輸出使能）。在內(nèi)部各模塊中，結(jié)合這三個信號以及ADDR。OE。WE。CS等信號，則可方便地實現(xiàn)ARM總線接口的功能。實現(xiàn)的VHDL關(guān)鍵代碼如下：
3 仿真結(jié)果分析
通過QuartusII仿真工具，對FPGA并行總線進(jìn)行時序仿真；仿真結(jié)果如圖3所示。根據(jù)ARM并行總線的讀寫時序圖要求，從仿真結(jié)果可以看出FPGA的總線接口設(shè)計滿足了設(shè)計的要求。由于選用的FPGA器件內(nèi)部帶有邏輯分析儀的功能模塊，通過QuartusII軟件中的SignalTapII邏輯分析工具，對FPGA的設(shè)計模塊進(jìn)行在線測試，發(fā)現(xiàn)總線時序了滿足ARM并行總線的要求，且工作穩(wěn)定，從另一個角度驗證了設(shè)計和仿真結(jié)果的正確性。
4 結(jié)論
由于FPGA技術(shù)和ARM技術(shù)應(yīng)用越來越廣泛，通過設(shè)計并行總線接口來實現(xiàn)兩者之間的數(shù)據(jù)交換，可以較容易地解決快速傳輸數(shù)據(jù)的需求，因此設(shè)計滿足系統(tǒng)要求的FPGA并行總線顯得尤為重要。本文設(shè)計的FPGA的ARM外部并行總線接口，滿足了總線的時序要求，并在某航空機載雷達(dá)應(yīng)答機中進(jìn)行了應(yīng)用，系統(tǒng)運行穩(wěn)定，性能良好。以上的設(shè)計和仿真方法，對其他類似的設(shè)計也有一定的參考作用。
