對于任意給定的兩個整數(shù)fenzi和fenmu，設(shè)fenzi為被除數(shù)，fenmu為除數(shù)。為了得到兩個數(shù)相除的十進制結(jié)果，本設(shè)計主要通過下面的算法來實現(xiàn)，假如要保留小數(shù)點后面的n位有效數(shù)字，首先把fenzi乘以10的n次方，賦值給寄存器變量dataO；接著把fenmu分別乘以10的(n+m)，(n+m一1)，(n+m一2)，…，1，O次方分別賦值給(n+m+1)個不同的變量data(n+m+1)，data(n+m)，…，datal，其中m是fenzi和fenmu的位數(shù)之差(當(dāng)fenzi的位數(shù)多于fenmu時，m為正，否則為負(fù))；先求出商的最高位的值，如果dataO大于data(n+m+1)，則計數(shù)器自動加1，再把dataO和data(n+m+1)的差值賦給data0，再相減直到data0的值小于data(n+m+1)，此時計數(shù)器的計數(shù)值就是最高位的值；依此用同樣的方法繼續(xù)下去，就可得到各個位上的值。對最后一位進行四舍五入處理，當(dāng)相減后的dataO<datal時，再通過比較dataO*2是否大于datal，如果大于datal，則最后一位計數(shù)器的值加1，否則不變，最后把得到的整體值除以10的n次方，也就是小數(shù)點往左移動n位。傳統(tǒng)除法算法由于采用多次相減的過程來實現(xiàn)，相減的過程耗費了大量時鐘脈沖，而且對運算結(jié)果的最后一位沒有進行處理；而本設(shè)計是通過采用位擴展使除數(shù)和被除數(shù)位數(shù)相同，進而對每一位進行分開處理，減少了做減法運算的次數(shù)，從而提高運算速度；同時采用四舍五入的方法對運算結(jié)果進行處理，提高準(zhǔn)確性。上面算法是一種順序方式，用Verilog硬件描述語言很容易實現(xiàn)，圖1為流程圖，其中假定fenzi為3位的整數(shù)，fenmu為2位的整數(shù)，除法運算精確到百分位。