摘  要： 嘗試在FPGA上實現(xiàn)對IC卡的控制，運用EDK中的IP開發(fā)工具生成一個智能卡控制器的IP核，用以實現(xiàn)對IC卡的硬件控制。
關鍵詞： IC卡；IP；FPGA

　智能卡（Smart Card）又稱集成電路卡（Integrated Circuit Card），即IC卡，目前大量使用的交通卡、門禁卡、銀行支付卡等都是智能卡。智能卡接口控制器是連接智能卡和主控設備的橋梁，是智能卡處理設備中的最重要組成部分之一。面對巨大的市場需求，越來越多的公司、科研機構都在研究此類控制器。
　FPGA具有可重構性、開發(fā)周期短以及開發(fā)流程簡單等優(yōu)點，越來越多的工程師選擇將FPGA作為工程設計的首選。由于其內嵌微處理器，F(xiàn)PGA在嵌入式方面也獲得了大量的運用。此外，為縮短產品面市時間，F(xiàn)PGA廠商還會提供多種知識產權（IP）核。這類IP核可以作為功能模塊運用在不同的設計中，方便了各種開發(fā)的推進。本文嘗試在EDK中開發(fā)一個新的IP核，其功能就是實現(xiàn)對IC卡的接口控制。
1 用卡過程
　正常的用卡過程可劃分為幾個階段：(1)將IC卡插入到接口設備IFD(Interface Device)，并接通各觸點；(2)對IC卡進行復位，在終端和IC卡間建立通信；(3)執(zhí)行交易；(4)釋放觸點并取出IC卡。
2 字符的物理傳送
　交易過程中，數據以異步半雙工方式經I/O線在終端和IC卡之間雙向傳送。由終端向IC卡提供時鐘信號，并以此來控制交易的時序。
數據在I/O線上以字符幀傳送，一個字符幀包含著10個相連的數位：1 bit狀態(tài)為低（L）的起始位、8 bit組成的數據字節(jié)和1 bit偶校驗位，如圖1所示。

　Input AFIFO接收來自總線的命令、地址和數據等，依次存儲在FIFO中（深度為16 bit），Device Controller則讀取該FIFO中數據，并進行相應的操作。
　 Output AFIFO用于接收Device（智能卡）返回的數據，并將其傳輸給總線。
　 Output Latch的作用是進行狀態(tài)緩存與命令緩存，主要是為了滿足相關時序的要求。
 　Device Controller是設計的核心環(huán)節(jié)，它主要有以下功能特征：
?。?）參數的傳遞以及協(xié)議的設定；
?。?）時鐘頻率的轉換；
?。?）功能的激活；
?。?）時鐘的停止；
?。?）功能的釋放；
　（6）復位；
?。?）應用協(xié)議數據單元APDU（Application Protocol Data Unit）傳送；
?。?）PPS交換。
　 該模塊通過PLB接收來自CPU（即Microblaze）的數據，并將它們轉換成串行信號。智能卡（Device）接收這些串行信號，并作出相應的響應。CPU通過PLB總線讀取這些響應。其中，協(xié)議的選定是通過軟件來實現(xiàn)的，而且Device Controller的參數傳輸也是通過軟件來實現(xiàn)的。
根據該模塊的主要功能特征，將該模塊細化成以下幾個小的模塊。
?。?）狀態(tài)機模塊：用于對通信狀態(tài)過程的轉換；
?。?）計數器模塊：用于發(fā)送或接收數據的位數計算；
　（3）時鐘分頻模塊：產生合適的時鐘頻率，用于與智能卡的通信；
?。?）信號接口模塊：接收并解碼總線數據（命令、地址和數據）；
?。?）數據接收模塊：用于接收Device發(fā)送的數據，并封裝成32 bit格式。
3.2 IP核的頂層模塊
　控制器的頂層模塊的結構圖如圖3所示。

　在這個控制模塊中，有6個輸入信號是本控制器接收來自主控制器（Microblaze）的信號，分別為總線時鐘信號Bus2IP_Clk、總線復位信號Bus2IP_Reset、數據信號Bus2IP_Data、總線選擇信號Bus2IP_BE、總線讀使能信號Bus2IP_RdCE以及總線寫使能信號Bus2IP_WrCE。5個信號用于本控制器發(fā)送響應給主控制器（Microblaze），分別為IP發(fā)送數據信號IP2Bus_Data、IP讀響應信號IP2Bus_RdAck、IP寫響應信號IP2Bus_WrAck、IP報錯信號IP2Bus_Error以及IP中斷信號IP2Bus_IntrEvent。還有6個信號用于本控制器與智能卡之間的通信，分別為輸出給智能卡的時鐘信號SCID2SC_CLK、復位信號SCID2SC_RST、電壓信號SCID2SC_VPP、接收智能卡返回值SCID2SC_IO_I、輸出信號給智能卡SCID2SC_IO_O、輸入輸出選擇信號SCID2SC_IO_T。在時鐘頻率的選擇上，由于Spartan-3A的工作頻率是62.5 MHz，因此Bus2IP_Clk采用的是62.5 MHz，而智能卡在這樣的高頻下則無法有效工作，因此通過DCM來實現(xiàn)分頻，最終選取IP_CLK的頻率為33.25 MHz。
3.3 控制器的工作流程
　當此控制器IP核接收到來自總線的命令后，就將開始工作，實現(xiàn)對智能卡的接口控制，其工作的狀態(tài)轉換如圖4所示。

　上電后，該控制器開始處于起始狀態(tài)（INITIAL），當接收到來自總線的信號后，信號接收模塊便會識別信號中的命令。當命令為CMD_ACT、CMD_RST、CMD_ATR時，則開始工作；否則，繼續(xù)處于起始狀態(tài)。
開始工作后，首先進入到SIGNAL_ST_CLK狀態(tài)，在這個狀態(tài)里，時鐘生成模塊開始工作，它將產生一個需要的時鐘頻率，作為控制器與智能卡進行通信的工作頻率。接著就要對智能卡進行第一次復位（冷復位），即進入到SIGNAL_ST_RST狀態(tài)，復位后進入SIGNAL_ST_ATR狀態(tài)（ATR為復位應答），等待來自智能卡的返回信息。當智能卡發(fā)送信號有效時，進入到SIGNAL_ST_GET狀態(tài)，接收來自智能卡的響應。如果返回值正確，則將進入空閑狀態(tài)（IDLE），等待下一命令。如果返回值不正確，則需要智能卡重新發(fā)送，并重新進入到SIGNAL_ST_GET狀態(tài)。
　在IDLE狀態(tài)下，控制器會根據總線后續(xù)的命令來進行操作，在本設計中主要是發(fā)送CMD_ATR、CMD_APDU和CMD_PPS命令，其過程是對智能卡進行數據的發(fā)送。首先進入到SIGNAL_ST_SEND狀態(tài)，每發(fā)完一組數據（10 bit）后，都會對這組數據進行檢查，即進入SIGNAL_ST_CHECK狀態(tài)。
　當所有操作命令都完成，就需要對此狀態(tài)機進行釋放，進入SIGNAL_ST_DACT狀態(tài)。釋放過程分為3步：首先對智能卡進行復位操作，然后要停止向智能卡輸出時鐘信號，最后將控制器對智能卡的輸出信號拉低。至此，本次狀態(tài)轉換就結束了，對智能卡的一次控制也就完成了。
4 FPGA的實現(xiàn)
　在ISE 12.4開發(fā)環(huán)境中新建一個SmartCard控制器的工程，并添加EDK開發(fā)模塊，運用其IP生成功能來生成一個智能卡的控制IP核iso7816_intf_dev，輸入相應的Verilog HDL代碼，并將生成的IP添加到EDK系統(tǒng)中。整個EDK系統(tǒng)的工作平臺如圖5所示。

　只需在將此工程生成相應的比特流，并下載到FPGA開發(fā)板上，就可以對智能卡進行控制操作了。
為了在硬件上實現(xiàn)該控制器的功能，選用Xilinx公司的Spartan-3A系列XC3S700A-4FG484開發(fā)板來實現(xiàn)該控制器。其內部消耗資源概況如圖6所示。
　最后，借助于Xilinx的SDK對該控制器進行測試。在SDK中，可以運用函數Xil_Out32或者Xil_In32來進行數據的發(fā)送與接收。

　Xil_Out32（Base_Address+Offset，command/data），Xil_In32（Base_Address+Offset）。
驗證此IP核能否正常工作，主要需要驗證ATR、APDU和PPS這3個命令是否能夠正確地發(fā)送并接收正確的響應。由于這3個命令的發(fā)送與接收都是運用同樣的函數，只是命令符與地址不同，因此只列出ATR的測試情況。
　運用下面的函數向對應的地址發(fā)送命令：
　Xil_Out32（0xcce00004，0x03000003）；
　Xil_Out32（0xcce00000，0x00000101）。
　運用下面的函數接收來自智能卡的響應：
　fpireg0=Xil_In32（0xcce0001c）；
　xil_printf（"data0：%x\r\n"，fpireg0）。
　智能卡對此命令的響應如下，它返回12個字符：3B，19，96，00，21，02，00，00，00，F(xiàn)F，90，00。
這些響應是符合此類智能卡的響應規(guī)定，因此，該IP核對于ATR功能是正確的。
利用同樣的驗證方法可以看出，該IP核對于APDU以及PPS等命令的響應都是完全正確的。
經驗證，本方案所設計的智能卡控制器是可行的。在進行嵌入式設計時，可以將該IP核直接添加到相關的EDK工程中去，從而減少了設計的復雜度。但是本設計還只是局限于將IP核運用在FPGA上，以后需要繼續(xù)研究，能夠將該IP核通用化，這樣就可以添加到任何目標系統(tǒng)中去，方便SoC的設計，這將是今后研究的重點所在。
參考文獻
[1] International Standard ISO/IEC 7816-3[S].
[2] Xilinx公司. Spartan-3 FPGA Family Data Sheet[Z].
[3] Xilinx公司. Spartan-3 Starter Kit Board User Guide[Z].
[4] 夏宇聞，甘偉.Verilog HDL入門[M].北京：北京航空航天大學出版社，2008.