自2002年美國聯(lián)邦通信委員會授權(quán)可以無執(zhí)照使用超寬帶(UWB) 無線電技術(shù)以來，大多數(shù)采用該技術(shù)的商業(yè)應(yīng)用(如無線USB)，都是基于用于高數(shù)據(jù)速率傳輸?shù)念l域調(diào)制技術(shù)(如OFDM)。UWB這種成熟的技術(shù)還可用于納秒級的超短脈沖數(shù)據(jù)傳輸。這種被稱為脈沖無線電(IR)的系統(tǒng)可通過調(diào)制諸如位置或者振幅等脈沖參數(shù)來傳輸信息。同時，通過測量脈沖的傳輸時間，還可以進(jìn)行精確到厘米的測距。這為物流(包裹跟蹤)、制造、搜救(如與救火隊員的通信與定位)或智能導(dǎo)游等不同領(lǐng)域內(nèi)的大量新型位置感知應(yīng)用開辟了廣闊的新天地。

圖1：該系統(tǒng)由非定制的賽靈思ML506板與定制的UWB子板連接而成

     歐洲的PULSERS二期是一項由業(yè)界主導(dǎo)的UWB無線電技術(shù)合作項目，參與的重要行業(yè)和學(xué)術(shù)組織有30家，旨在設(shè)計和實施一種可實現(xiàn)每秒百萬比特的數(shù)據(jù)傳輸速率、測距精度達(dá)4厘米的IR-UWB通信和測距系統(tǒng)。該系統(tǒng)由一整套相同的自主節(jié)點組成，每個節(jié)點都可以與網(wǎng)絡(luò)中的其他節(jié)點通信并確定與其之間的距離。每個節(jié)點由一個定制UWB子板與一個現(xiàn)成的賽靈思ML506開發(fā)板上(見圖1)連接而成。Virtex-5 SXT架構(gòu)的卓越性能與MicroBlaze軟處理器的靈活性相得益彰，使得我們在單個FPGA內(nèi)即可部署整個基帶信號鏈及所有高級系統(tǒng)層。

圖2：由三個信標(biāo)槽組成的周期信標(biāo)幀夾雜在跳時幀之間

        IR-UWB通信和測距

    該系統(tǒng)使用支持四種可能的時間位移(4-PPM)的簡單脈沖定位調(diào)制來傳輸信息，其中每個脈沖編碼兩個數(shù)據(jù)位。如圖2所示，脈沖將分組為幀并在預(yù)定義的信標(biāo)幀和跳時幀組成的柵格中傳輸。每個信標(biāo)幀包含三個相同的可讓客戶用來進(jìn)行測距或者通信的信標(biāo)槽。我們原本計劃將跳時幀用于基于跳時編碼的高數(shù)據(jù)速率傳輸，不過我們將在此后的產(chǎn)品使用該技術(shù)，而現(xiàn)在所有的數(shù)據(jù)傳輸只在信標(biāo)幀中進(jìn)行。

     我們現(xiàn)在用雙向測距的方法進(jìn)行測距。雙向測距是通過測量從發(fā)送測距請求到從遠(yuǎn)程節(jié)點(見下表)收到回復(fù)的時間延遲來實現(xiàn)的。測距請求一般在信標(biāo)槽1中發(fā)送，而測距回復(fù)則一般返回到信標(biāo)槽3中。這給予了遠(yuǎn)程節(jié)點一個完整的信標(biāo)槽間隔(信標(biāo)槽2，大約33微秒)來處理收到的測距請求并計劃輸回的測距答復(fù)。

系統(tǒng)架構(gòu)

   超寬帶子板上帶有脈沖發(fā)射器和非相干接收器ASIC，這是我們專門采用IHP的0.25微米SiGe：C BiCMOS技術(shù)為該項目設(shè)計的。

    如圖3所示，用來產(chǎn)生UWB脈沖的發(fā)射器ASIC能夠?qū)λa(chǎn)生脈沖的振幅和位置進(jìn)行調(diào)制。其包括的3.84GHz計數(shù)器可以精確地計劃輸出脈沖的傳輸時間并測量所接收脈沖的到達(dá)時間。

圖3：UWB脈沖由7.68GHz的載波和高斯包絡(luò)構(gòu)成

     接收路徑在接收器ASIC中分為兩支。帶寬相對較窄(120MHz)的第一個分支主要用于通信和不太精確的脈沖計時，而精確的脈沖計時則通過采用全脈沖帶寬 (750MHz)的第二個分支來完成。傳入的脈沖由該分支上的高速比較器來加以探測。其輸出結(jié)果可觸發(fā)運行在發(fā)射器ASIC內(nèi)部的3.84GHz計數(shù)器的讀出。因此，每個接收到的脈沖到達(dá)時間可以260皮秒分辨率進(jìn)行測量，也即空間分辨率大約為8厘米。

     子板與Virtex-5 FPGA內(nèi)的基帶模塊通過兩條120MHz的數(shù)據(jù)總線進(jìn)行通信。通信(COMM)總線負(fù)責(zé)傳輸ADC樣本，而到達(dá)時間總線負(fù)責(zé)傳輸與收到的脈沖相關(guān)的高分辨率時間戳。兩條總線都會通過XC95144XV CPLD，雖然并非必需，但其仍不失為一個出色的調(diào)試工具。我們可以設(shè)定CPLD在通往FPGA的總線上輸出一系列偽隨機(jī)數(shù)字。然后我們利用CPLD輸出來調(diào)節(jié)FPGA的輸入時序并驗證總線線路的完整性。如果在不了解傳輸數(shù)據(jù)序列的前提下驗證總線線路將會非常困難。

      在FPGA 內(nèi)部，基帶模塊(見圖4)同時負(fù)責(zé)對發(fā)出的脈沖進(jìn)行編碼并解碼收到的脈沖。而基帶模塊的傳輸相對簡單，主要包括外部(CRC)和內(nèi)部(卷積)編碼。接收部分的實施還另外涉及一個信道估計器和一個定制的Viterbi解碼器，因而要占用更多的資源?；鶐K通過處理器局部總線(PLB)接口與處理器系統(tǒng)相連接。

圖4：基帶模塊的接受(頂部)和傳輸鏈。

    計算出單程信號傳輸延遲，再乘以光速后，就得到了A和B之間的距離。

    3.84GHz時鐘的260皮秒時間分辨率為可實現(xiàn)大約8厘米的空間分辨率。不過，由于無線信號在兩個節(jié)點之間被傳輸了兩次，因而可以4cm的分辨率確定距離。

    在知道自身與三個非共線參考節(jié)點的距離之后，移動節(jié)點可計算出其2D位置。而使用4個非共面的參考節(jié)點，甚至可確定出其3D位置。

作者：森海塞爾電氣股份公司研發(fā)工程師Guy Eschemann，Guy.Eschemann@gmai.com；IMST GmbH項目經(jīng)理Heinz Ludiger，Luediger@imst.de；IMST GmbH資深科學(xué)家Birgit Kull，Kull@imst.de