流水線型A/D轉(zhuǎn)換器因其在功耗、精度上的優(yōu)勢而廣泛應(yīng)用于視頻處理、數(shù)字通信、數(shù)據(jù)采集、超聲和醫(yī)學(xué)成像等應(yīng)用領(lǐng)域。比較器作為A/D轉(zhuǎn)換器中的關(guān)鍵模塊，已經(jīng)成為決定A/D轉(zhuǎn)換器各項(xiàng)關(guān)鍵指標(biāo)的重要因素之一。預(yù)放大鎖存比較器因?yàn)槠渚取⑺俣壬系恼壑?，以及較低的失調(diào)電壓與回饋噪聲，成為高精度子ADC中必不可少的一部分。

    目前多數(shù)40 MHz～50 MHz CMOS預(yù)放大鎖存比較器都是采用0.18 μm或0.35 μm的工藝進(jìn)行設(shè)計(jì)。采用0.18 μm工藝設(shè)計(jì)的預(yù)放大鎖存比較器，其時延比較短，輸入失調(diào)電壓約在10 mV～30 mV之間，靈敏度在0.2 mV～0.3 mV，分辨率為6 bit～8 bit[1]。采用0.35 μm/3.3 V或2.5 V硅CMOS工藝設(shè)計(jì)的比較器，時延一般在230 ps～390 ps之間，失調(diào)電壓6.8 mV，回饋噪聲的毛刺峰值為6.35 mV[2-3]。為了平衡這些參數(shù)值之間的優(yōu)劣，許多研究在預(yù)放大器輸入、增益和輸出等電路結(jié)構(gòu)以及回饋噪聲的隔離上進(jìn)行了設(shè)計(jì)[2]。如采用交叉耦合負(fù)載、多級預(yù)放大的方式來提升預(yù)放大器的增益[3]，則可減少失調(diào)，從而獲得較好的精度。應(yīng)用電容中和、電路隔離等方式來降低回饋噪聲[3]。本文對所設(shè)計(jì)的預(yù)放大鎖存比較器延遲時間進(jìn)行了詳細(xì)的理論建模和分析，在此基礎(chǔ)上著重對鎖存器的延遲時間、失調(diào)電壓和回饋噪聲進(jìn)行了優(yōu)化設(shè)計(jì)。
1 電路時序及原理
    根據(jù)所應(yīng)用的流水線工作原理可知，奇數(shù)級中的比較器必須在偶數(shù)級進(jìn)入保持階段前輸出比較結(jié)果，以便控制偶數(shù)級產(chǎn)生保持所需要的電壓余量，整個電路在兩相不交疊時鐘控制下工作。本文設(shè)計(jì)的流水線采樣頻率為50 MHz，時鐘周期為20 ns，其中φ1、φ2為開關(guān)電容電路的非交疊時鐘，為了減少電荷注入效應(yīng)(饋通效應(yīng))，同時需要φ1a、φ2a作為提前關(guān)斷時鐘。當(dāng)φ1為高電平時，偶數(shù)級MDAC進(jìn)入保持階段，因此比較器必須在φ2a下降沿與φ1上升沿的時間內(nèi)完成比較并輸出比較結(jié)果。本文中的非重疊時鐘，其中φ1、φ2的非重疊時間及φ2a的下降沿提前時間均為0.3 ns，故比較器最大延遲時間為0.6 ns。
    圖1為所設(shè)計(jì)預(yù)放大鎖存比較器的開關(guān)電容輸入電路，當(dāng)φ1為高電平時，開關(guān)管S2、S3導(dǎo)通，固定判決電平Vrefp、Vrefn輸入開關(guān)電容電路，進(jìn)行電荷存儲，其中Vcm為共模電平。當(dāng)φ2為高電平時，開關(guān)管S1、S4導(dǎo)通，Vinp、Vinn輸入開關(guān)電容電路，產(chǎn)生預(yù)放大鎖存比較器所需差值輸入電壓。根據(jù)電荷守恒定律可得，預(yù)放大鎖存比較器的輸入電壓為：
   

 

3 仿真結(jié)果及分析

    本文采用TSMC 0.35 μm/3.3 V工藝設(shè)計(jì)了預(yù)放大鎖存比較器核心電路。在Cadence環(huán)境下采用spectre對其進(jìn)行仿真，時鐘頻率為50 MHz，電源電壓為3.3 V，共模電壓為1.65 Ｖ。
    圖5(a)、(b)是M12～M15兩個交叉耦合反相器PMOS、NMOS管寬度比值k不同時，預(yù)放大器鎖存比較器鎖存延遲時間仿真結(jié)果。其中，Vo1為點(diǎn)線，Vo2為虛線，φ2a為實(shí)線。從圖中可以看出，當(dāng)k=1時，鎖存器的延遲時間tp=370.4 ps；當(dāng)k=3時，鎖存器的延遲時間tp=452.8 ps，二者相比，前者明顯減小了18%左右。最終整體仿真結(jié)果表明比較器的總延遲時間約為388tp ps。

    圖6（a）、（b）中實(shí)線與虛線分別給出了加入中和電容前、后預(yù)放大鎖存比較器回饋噪聲仿真結(jié)果，其中(a)為輸入最大差分電壓1.25 V時的仿真結(jié)果，(b)為輸入差分電壓30 mV時的仿真結(jié)果。從圖中可以看出，加入中和電容前，(a)中回饋噪聲峰峰值約為23 mV（-14 mV~9 mV），(b)中回饋噪聲峰峰值約為13.8 mV(-7.5 ｍＶ～6.3 mV)；加入中和電容后，(a)中回饋噪聲峰峰值約為8.5 mV（-4.3 mV~4.2 mV），(ｂ)中回饋噪聲峰峰值約為0.14 ｍＶ(-0.06 mV~0.08 mV)，可見回饋噪聲得到了有效的抑制。

      本文經(jīng)過100次Monte Carlo模擬仿真后，通過Matlab對比較器失調(diào)電壓分布進(jìn)行了仿真。仿真結(jié)果表明，比較器失調(diào)電壓的均值為4.92 mV，標(biāo)準(zhǔn)差為4.01 mV，分布在-14 mV~15 mV之間；比較器的輸入范圍為-1 V~1 V，其分辨率達(dá)到了6位。本文所設(shè)計(jì)的預(yù)放大鎖存比較器滿足各項(xiàng)設(shè)計(jì)指標(biāo)，適用于采樣速率為50 MS/s的高精度開關(guān)電容流水線ADC。
參考文獻(xiàn)
[1] 吳笑峰，劉紅俠，石立春，等.用于流水線ADC的預(yù)運(yùn)放鎖存比較器的分析與設(shè)計(jì)[J].湖南大學(xué)學(xué)報(bào)（自然科學(xué)版），2008，35(11)：49-53.
[2] 寧寧，于奇.高速CMOS預(yù)放大-鎖存比較器設(shè)計(jì)[J].微電子學(xué)，2005,35(1)：56-58.
[3] 楊赟秀，羅靜芳，寧寧.新型高速低功耗CMOS預(yù)放大鎖存比較器[J].微電子學(xué)，2006，36(2)：213-216.
[4] FIGUEIREDO P M，VITAL J C.Low kickback noise techniques for CMOS latched comparators, Int SympCirc and Syst[C].Vancouver，Canada.2004.
[5] FLANNAGAN S T.Synchronization reliability in CMOS technology[J].IEEE Journal of Solid-State Circuits，1985，20(4)：880-882.
[6] ALLEN P E，HOLBERG D R.CMOS analog circuit design[M].2nd Ed.北京：電子工業(yè)出版社，2003：386-396.
[7] KHOSROV D S.A new offset cancelled latch comparator for  high-speed, low-power ADCs[M].IEEE，2010：13-16.
[8] WESTE N，HARRIS D.CMOS VLSI design-a circuits and systems perspective[M].3rd ed.，Ch2.3.1，Addison-Wesley，2005.