在采用FPGA進(jìn)行設(shè)計(jì)時(shí)，您的設(shè)計(jì)團(tuán)隊(duì)規(guī)模是不是越來(lái)越大?您是否花費(fèi)很多時(shí)間來(lái)嘗試重新使用其他人的設(shè)計(jì)?您是否花費(fèi)大量的時(shí)間來(lái)進(jìn)行驗(yàn)證?如果是，那您一定要集中精力，接下來(lái)Altera亞太區(qū)產(chǎn)品市場(chǎng)經(jīng)理謝曉東將介紹Altera如何幫助您解決這三個(gè)尖銳問(wèn)題。

Altera亞太區(qū)產(chǎn)品市場(chǎng)經(jīng)理謝曉東

您只需做定制邏輯——解決設(shè)計(jì)規(guī)模難題

    隨著各種應(yīng)用對(duì)精度及速度等方面的需求越來(lái)越苛刻,芯片復(fù)雜度和規(guī)模在不斷增加。以Altera高端FPGA Stratix系列為例，其規(guī)模（邏輯密度）從2002年到2010年增長(zhǎng)了13倍。雖然這能讓系統(tǒng)性能大大提升，但設(shè)計(jì)的工作量和復(fù)雜度也成倍增長(zhǎng)，即使可以適當(dāng)?shù)卦黾尤耸郑吘乖O(shè)計(jì)團(tuán)隊(duì)的規(guī)模還是有限的，在設(shè)計(jì)工具一定的條件下，加上公司對(duì)于產(chǎn)品上市時(shí)間的壓力越來(lái)越大，要按計(jì)劃完成項(xiàng)目將會(huì)困難重重。

    如何提高設(shè)計(jì)效能呢？提高設(shè)計(jì)抽象級(jí)是一個(gè)很實(shí)用的方法。從門(mén)級(jí)到寄存器傳送級(jí)（RTL）再到IP級(jí)，現(xiàn)在很多設(shè)計(jì)其實(shí)都是一個(gè)搭積木的過(guò)程，用不同的IP拼成一個(gè)系統(tǒng)。但是即使到了IP級(jí)別，隨著器件容量的增長(zhǎng)、設(shè)計(jì)復(fù)雜度的增加，以及一些全球化的企業(yè)要在部門(mén)之間、項(xiàng)目之間分享一些子系統(tǒng)的需求不斷增加，現(xiàn)有工具（SOPC Builder）就有待提升。謝曉東經(jīng)理展示了沒(méi)有采用Qsys和采用Qsys所需要做的設(shè)計(jì)工作對(duì)比圖，如圖1所示。可見(jiàn)，Altera系統(tǒng)級(jí)集成工具Qsys能幫助設(shè)計(jì)者把標(biāo)準(zhǔn)內(nèi)核（存儲(chǔ)、標(biāo)準(zhǔn)接口、處理器等）和膠合邏輯（用來(lái)做仲裁、中斷控制、拓?fù)浣Y(jié)構(gòu)、帶寬匹配、互聯(lián)、橋接等）做好，大大減輕了工作量。Qsys讓設(shè)計(jì)者把精力集中在定制邏輯上，這也是客戶最關(guān)心的部分，用來(lái)做差異化，實(shí)現(xiàn)產(chǎn)品價(jià)值。

圖1 沒(méi)有采用Qsys和采用Qsys所需要做的設(shè)計(jì)工作對(duì)比圖

    針對(duì)標(biāo)準(zhǔn)內(nèi)核，Altera提供100多種Qsys兼容IP，如接口協(xié)議IP（PCIe、TSE）、存儲(chǔ)器IP（DDR、DDR2、DDR3）、視頻和圖像處理IP、嵌入式IP(JTAG、UART、SPI、RS232)以及處理器IP。Qsys還自動(dòng)完成繁瑣、容易出錯(cuò)的集成任務(wù)，并且提供GUI界面支持快速集成。謝經(jīng)理特別提到：“Altera致力于一個(gè)工具能支持所有的處理器。Altera自己擁有兩種：帶ARM Cortex-A9內(nèi)核的雙核SoC FPGA以及Nios II 軟核處理器。此外還有Altera嵌入式聯(lián)盟所支持的軟核處理器（用FPGA模擬CPU），如MIPS、MIPS32、ARM Cortex-M1（ARM的策略就是希望把Cortex-M1放在FPGA上）、Nios II SC DO-254（對(duì)魯棒性要求很高的應(yīng)用，如軍事）和Freescale Coldfire V1，如果希望用Nios II去做ASIC，Synopsys也提供License。

    在膠合邏輯方面，Qsys自動(dòng)完成繁瑣、容易出錯(cuò)的集成任務(wù)。Qsys有圖形化界面，接口（如時(shí)鐘、復(fù)位，中斷、抑制）能在GUI界面上快速集成，設(shè)計(jì)者只要把鼠標(biāo)放在兩個(gè)IP之間的接口，一點(diǎn)就可以了，操作十分簡(jiǎn)單，如圖2所示。

圖2 Qsys圖形化界面

NoC和子系統(tǒng)級(jí)的設(shè)計(jì)重用——解決設(shè)計(jì)重用難題

     設(shè)計(jì)者常常需要對(duì)原先成熟的設(shè)計(jì)進(jìn)行更新和改進(jìn)，也要使用別人設(shè)計(jì)的IP，會(huì)遇到設(shè)計(jì)重用帶來(lái)的問(wèn)題：一般需要重新設(shè)計(jì)接口以及需對(duì)各種修改過(guò)的設(shè)計(jì)提供支持。而Qsys提供Avalon總線接口（FPGA的）以及ARM的AMBA AXI3、AXI4標(biāo)準(zhǔn)總線接口，Qsys的芯片網(wǎng)絡(luò)（NoC）體系結(jié)構(gòu)可以幫助做FPGA與ARM之間的高性能互聯(lián)，例如，對(duì)于Altera新推出的集成了ARM Cortex-A9處理器的SoC FPGA，Qsys將會(huì)發(fā)揮很大的作用。

    Qsys還提供組件編輯器工具，可以把自己設(shè)計(jì)的RTL引入Qsys中，封裝成一個(gè)IP來(lái)用。而且操作也是很簡(jiǎn)單的圖形化界面。

    Qsys在設(shè)計(jì)重用上的最大特色就是能做到子系統(tǒng)級(jí)別的設(shè)計(jì)重用。在設(shè)計(jì)一個(gè)超大系統(tǒng)時(shí)， 由于IP很多，用SOPC Builder時(shí)的界面會(huì)非常長(zhǎng)，如果出現(xiàn)問(wèn)題（如互聯(lián)），要找前面的IP非常難，而Qsys可以做子系統(tǒng)的打包，把某一些IP打包成一個(gè)子系統(tǒng)（留一些接口出來(lái)），這樣的層次化設(shè)計(jì)將會(huì)極大地方便設(shè)計(jì)人員。特別是一些國(guó)際化公司要在全球范圍內(nèi)共享設(shè)計(jì)，例如PCIe 的子系統(tǒng)，其中有PCIe 的IP、DMA 以及其他邏輯，可以通過(guò)Qsys把這部分打包之后重用，這是之前IP級(jí)設(shè)計(jì)工具做不到的。這也是一些國(guó)際化的客戶選擇Altera的原因。

定制GUI系統(tǒng)控制臺(tái)——解決驗(yàn)證難題

    很多FPGA設(shè)計(jì)者都反饋：設(shè)計(jì)雖然很快的，但是系統(tǒng)驗(yàn)證和調(diào)試是很痛苦的過(guò)程。業(yè)界很多調(diào)試工具都是基于寄存器的調(diào)試，如果出問(wèn)題要自己去分析問(wèn)題大概出現(xiàn)在設(shè)計(jì)的哪一部分，再用SignalTap工具逐個(gè)寄存器進(jìn)行讀寫(xiě)操作，這使得工作量非常大，也存著許多不確定性。Qsys中有一個(gè)系統(tǒng)級(jí)調(diào)試工具——系統(tǒng)控制臺(tái)，它提高了調(diào)試的抽象級(jí)，把設(shè)計(jì)看成不同的子模塊，通過(guò)在總線上對(duì)地址進(jìn)行讀寫(xiě)操作，鎖定問(wèn)題出現(xiàn)在哪個(gè)模塊，再用SignalTap去調(diào)試，從而大幅度縮短了驗(yàn)證時(shí)間。謝曉東表示：“其實(shí)，Altera很多調(diào)試工具，如收發(fā)器、外部存儲(chǔ)器接口工具等，就是基于系統(tǒng)控制臺(tái)開(kāi)發(fā)出來(lái)的。”

    很多時(shí)候調(diào)試都是很枯燥的命令行，而系統(tǒng)控制臺(tái)的另一大特點(diǎn)就解決了這個(gè)問(wèn)題，它提供定制圖形用戶界面，讓客戶定制自己喜歡的界面，使調(diào)試變得簡(jiǎn)單和享受。

圖3 Qsys定制GUI系統(tǒng)控制臺(tái)

Qsys巡回研討會(huì)正在進(jìn)行中

    為了讓更多的工程師切身體會(huì)Qsys的優(yōu)勢(shì)，Altera將在亞太區(qū)15個(gè)主要城市舉辦Qsys研討會(huì)。研討會(huì)的形式不單是演說(shuō)，主要是可以讓工程師們實(shí)際操作。他們可以使用Qsys開(kāi)發(fā)一個(gè)嵌入式設(shè)計(jì)，并且通過(guò)實(shí)驗(yàn)看到在Qsys中使用PCIe的優(yōu)勢(shì)，讓工程師在半小時(shí)之內(nèi)開(kāi)發(fā)一個(gè)基于PCIe的設(shè)計(jì)。謝曉東也特別讓記者體驗(yàn)了一下Qsys的PCIe和DDR3參考設(shè)計(jì)。此外，Qsys的培訓(xùn)資料都是中文版的。

    需要提醒廣大使用Altera SOPC Builder的工程師們，雖然在老設(shè)計(jì)上還是可以用SOPC Builder去設(shè)計(jì)，但是Altera今后不會(huì)再更新SOPC Builder 的IP和支持器件，新的IP和器件都是放在Qsys上，Altera將為客戶從SOPC Builder轉(zhuǎn)到Qsys提供很多支持，如設(shè)計(jì)案例、文檔和培訓(xùn)等。打開(kāi)以前的SOPC Builder，就會(huì)提示是否轉(zhuǎn)到Qsys，系統(tǒng)會(huì)幫你自動(dòng)轉(zhuǎn)換，當(dāng)然有些地方需要少許修改，但不會(huì)花很長(zhǎng)時(shí)間。Qsys代替SOPC Builder是必然的，所以趕緊開(kāi)始使用吧！

圖4 給工程師培訓(xùn)時(shí)用的開(kāi)發(fā)板，由Altera合作伙伴友晶科技Terasic.提供的