摘 要： 采用自頂向下的模塊化設(shè)計思想，介紹了一種采用級聯(lián)結(jié)構(gòu)在FPGA上實現(xiàn)IIR數(shù)字濾波器的設(shè)計方案。設(shè)計IIR數(shù)字濾波器的二階節(jié)，將二階節(jié)IIR數(shù)字濾波器級聯(lián)實現(xiàn)高階IIR數(shù)字濾波器，從而實現(xiàn)通過修改外圍參數(shù)來改變?yōu)V波器的頻率響應(yīng),根據(jù)不同的要求在不同規(guī)模的FPGA上加以實現(xiàn)。
　　關(guān)鍵詞： IIR數(shù)字濾波器；FPGA；QuartusII；級聯(lián)結(jié)構(gòu)

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　　數(shù)字濾波器是實現(xiàn)數(shù)字濾波的核心器件。常用的數(shù)字濾波器有FIR數(shù)字濾波器和IIR數(shù)字濾波器。文章介紹了一種基于EDA技術(shù)中的模塊化設(shè)計思想，采用VHDL硬件描述語言對IIR數(shù)字濾波器中的一些關(guān)鍵電路模塊進(jìn)行設(shè)計,最終在FPGA上實現(xiàn)IIR 數(shù)字濾波器的方法^[1]。
1 IIR數(shù)字濾波器硬件設(shè)計原理
1.1? 數(shù)字濾波器的原理
??? 數(shù)字濾波器的功能是完成信號濾波處理，是用有限精度算法實現(xiàn)離散時間線性非時變系統(tǒng)^[2]。一個數(shù)字濾波器的系統(tǒng)函數(shù)H(z)可以表示為：
　　

　　直接由H(z)得出表示輸入輸出關(guān)系的常系數(shù)線性差分方程為：
????
式中a_i、b_j-1為濾波系數(shù)，當(dāng)b_j-1均為零時，該濾波器為FIR數(shù)字濾波器，當(dāng)b_j-1不均為零時，則為IIR數(shù)字濾波器。
1.2? IIR數(shù)字濾波器的硬件實現(xiàn)方案比較
　　濾波器的實現(xiàn)主要包括兩大類：采用TMS320系列DSP芯片實現(xiàn)和采用PLD器件實現(xiàn)(主要包括FPGA和CPLD)。利用PLD器件實現(xiàn)時，可以采用硬件乘加模塊，從而使其運(yùn)算速度比采用DSP器件快很多。因此基于FPGA的自編程實現(xiàn)方式成了濾波器實現(xiàn)的首選^[3]。以下簡要介紹IIR數(shù)字濾波器的設(shè)計方案和基于FPGA的實現(xiàn)方法[4]。
　　方案一：直接相乘累加式
　　對于二階的IIR數(shù)字濾波器，其差分方程為：

　　因此可用5個硬件乘法器和4個硬件加法器來實現(xiàn)，采用這種方法對于高階的IIR數(shù)字濾波器的FPGA的設(shè)計來說是比較耗費(fèi)資源的。
　　方案二：基于ROM查找表的VHDL結(jié)構(gòu)化設(shè)計^[5]
　　濾波器實現(xiàn)的主要任務(wù)是完成乘累加運(yùn)算，采用ROM查找表方法可以避免使用硬件乘法器。由二階IIR濾波器的差分方程可以看出：y_n僅取決于變量x_n、x_n-1、x_n-2、y_n-1和y_n-2，因此可將a₀、a₁、a₂、b₀、b₁的所有部分積存儲在ROM中，而以變量x_n、x_n-1、x_n-2、y_n-1和y_n-2作為ROM的地址，從中選出對應(yīng)的值，從而得到y(tǒng)_n。
　　此方法避免了占主要運(yùn)算量的乘法運(yùn)算，節(jié)省了FPGA硬件資源，但使用不夠靈活。特別是當(dāng)階數(shù)比較大時，更改ROM內(nèi)的數(shù)據(jù)十分不便。
　　方案三：改進(jìn)型設(shè)計
　　結(jié)合直接相乘累加式和ROM查表法的優(yōu)點(diǎn)，用1個5路8位×1位的乘法器在8個時鐘周期內(nèi)實現(xiàn)。其實現(xiàn)結(jié)構(gòu)如圖1所示。

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　　圖1中的X(n)與各自的系數(shù)的最高位相乘后，送入累加器相加后將和左移一位，以實現(xiàn)乘2運(yùn)算。下一個時鐘，寄存器內(nèi)數(shù)據(jù)與系數(shù)的次高位相乘，再送入累加器，然后再左移一位。接下來的6個時鐘進(jìn)行類似的操作。第8個時鐘后，將累加器所得數(shù)據(jù)輸出即得到y(tǒng)(n)，對累加器清零，接著再進(jìn)行下一次運(yùn)算。
　　比較3種方案，方案三實現(xiàn)較為方便簡潔，在節(jié)省了FPGA硬件資源的同時，使得設(shè)計靈活，設(shè)計周期大為縮短，本設(shè)計即采用方案三來實現(xiàn)IIR數(shù)字濾波器。
2?IIR數(shù)字濾波器的具體實現(xiàn)和仿真
　　二階級聯(lián)法用于實現(xiàn)IIR數(shù)字濾波器硬件電路的應(yīng)用是極為廣泛的，為此本文首先實現(xiàn)數(shù)字濾波器的二階節(jié)，然后用二階節(jié)的級聯(lián)實現(xiàn)更高階的濾波器。
2.1?IIR數(shù)字濾波器二階節(jié)的FPGA實現(xiàn)
　　IIR數(shù)字濾波器的二階節(jié)電路采用模塊化設(shè)計，把二階節(jié)分為延時模塊和補(bǔ)碼乘加模塊，其中補(bǔ)碼乘加模塊是設(shè)計的核心。
2.1.1? 延遲模塊
　　延遲模塊功能是在clk時鐘作用下將差分方程的各x、y值延遲一個時鐘以實現(xiàn)一次延時運(yùn)算，即當(dāng)延時模塊輸入為x(n)和y(n)時，經(jīng)過延時后輸出x(n)、x(n-1)、x(n-2)、y(n-1)和y(n-2) ,然后將輸出送到補(bǔ)碼乘加模塊運(yùn)算。
2.1.2? 補(bǔ)碼乘加模塊
　　補(bǔ)碼乘加模塊主要是用方案三的方法實現(xiàn)輸入序列{x(n)}、{y(n)}與系數(shù)a_i、b_i分別相乘后再相加的過程，即實現(xiàn)。為了避免過多地使用乘法器，本設(shè)計中乘加單元(MAC)的乘法器采用陣列乘法器，以提高運(yùn)算速度。
2.1.3? 二階節(jié)的頂層模塊設(shè)計
　　頂層模塊設(shè)計采用原理圖輸入方法，將延遲模塊和補(bǔ)碼乘加模塊加入到系統(tǒng)中，并加入相應(yīng)的輸入輸出引腳構(gòu)成IIR濾波器的二階節(jié)。
2.1.4? 二階節(jié)的系統(tǒng)仿真與結(jié)果分析
　　本次設(shè)計的二階節(jié)的輸入端x(n)寬為8位，可接8位AD轉(zhuǎn)換輸出的數(shù)據(jù)，輸出y(n)為16位數(shù)據(jù)。將實現(xiàn)的二階節(jié)在QuartusII中進(jìn)行編譯綜合后，在波形圖中分別給定不同的濾波器系數(shù)和輸入不同的序列時，進(jìn)行了波形仿真，這里給出其中的一個仿真波形如圖2所示(圖2是實現(xiàn)系統(tǒng)函數(shù)為：H(z)=(5+5z^-1+5z^-2)/(1-z^-1-z^-2) 的二階節(jié)的波形圖，其中a₀、a₁、a₂、b₀、b₁為濾波器系數(shù)，x_n為輸入序列，y_n為輸出序列)。

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　　由表1可以看出所設(shè)計的二階節(jié)在不同系數(shù)和不同輸入情況下的FPGA仿真值和由Matlab計算值基本一致，說明采用方案三設(shè)計的二階節(jié)達(dá)到了設(shè)計要求。此外，表中仿真值與計算值有所偏差，而且隨著值的增大偏差越來越大，這是由于輸入位寬僅為8位的有限精度運(yùn)算所引起的截斷誤差所致，要解決這一問題可以通過增加二進(jìn)制位數(shù)來提高系統(tǒng)運(yùn)算精度。
2.2 高階IIR數(shù)字濾波器的FPGA實現(xiàn)
　　要實現(xiàn)一個高階IIR數(shù)字濾波器，如果采用直接型結(jié)構(gòu)實現(xiàn)，需要的乘法器和延遲單元相對較多，而且分子和分母的系數(shù)相差很大，因此需要較多的二進(jìn)制位數(shù)才能實現(xiàn)相應(yīng)的精度要求。而采用二階節(jié)級聯(lián)實現(xiàn)，一方面各基本節(jié)的零極點(diǎn)可以很方便地單獨(dú)進(jìn)行調(diào)整，另一方面可以降低對二進(jìn)制位數(shù)的要求，因此選用級聯(lián)結(jié)構(gòu)。下面以四階IIR數(shù)字濾波器為例來說明高階濾波器的實現(xiàn)。
2.2.1? 四階IIR濾波器的實現(xiàn)
　　四階IIR數(shù)字濾波器需要采用2個二階節(jié)級聯(lián)構(gòu)成。其系統(tǒng)構(gòu)成原理圖如圖3所示。圖中busconv模塊為總線轉(zhuǎn)換模塊，作用是將16位數(shù)據(jù)轉(zhuǎn)換為8位數(shù)據(jù)輸出。

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　　由表2可見仿真結(jié)果與計算結(jié)果一致，且在不同的濾波器系數(shù)和不同輸入序列時所得出的結(jié)果與Matlab仿真值都一致，說明采用2個二階節(jié)級聯(lián)實現(xiàn)四階IIR數(shù)字濾波器達(dá)到了設(shè)計要求。同樣由于二階節(jié)存在有限精度引起的截斷誤差，四階濾波器也存在截斷誤差。
　　本文采用改進(jìn)型方法在FPGA上成功實現(xiàn)了IIR數(shù)字濾波器，這種方法優(yōu)點(diǎn)是不但減少了硬件乘法器的數(shù)量，節(jié)省了硬件資源，而且避免了系數(shù)發(fā)生變化時ROM中數(shù)據(jù)更改不方便的問題。缺點(diǎn)是在時間上付出了一定代價。在實際應(yīng)用中可根據(jù)不同的階數(shù)、精度等要求，通過修改IIR數(shù)字濾波器外圍參數(shù)改變?yōu)V波器的頻率響應(yīng)以實現(xiàn)任意階數(shù)濾波器，并且可以根據(jù)不同要求選擇在不同規(guī)模的FPGA上加以實現(xiàn)。

參考文獻(xiàn)
[1]?UWE M B.數(shù)字信號處理的FPGA實現(xiàn)[M]．劉凌，胡永生譯．北京：清華大學(xué)出版社,2003．
[2]?丁玉美，高西全．?dāng)?shù)字信號處理[M]．西安：西安電子科技大學(xué)出版社,2004．
[3]?潘松，黃繼業(yè)．EDA技術(shù)實用教程[M]．北京：科學(xué)出版社,2000．
[4]?潘松，王國棟．VHDL實用教程[M]．成都：電子科技大學(xué)出版社,2001．
[5] 李香萍.基于FPGA的IIR低通數(shù)字濾波器的實現(xiàn)[J]．天津工程師范學(xué)院學(xué)報，2005,9(03):45-49.