《電子技術(shù)應(yīng)用》
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基于加法樹壓縮和乘數(shù)編碼優(yōu)化的乘法器設(shè)計
電子技術(shù)應(yīng)用
王守華1，2，3，4，王明旭1，2，孫希延1，2，3，4
1.桂林電子科技大學(xué)廣西精密導(dǎo)航技術(shù)與應(yīng)用重點實驗室； 2.桂林電子科技大學(xué) 信息與通信學(xué)院，廣西 桂林541004； 3.衛(wèi)星導(dǎo)航定位與位置服務(wù)國家地方聯(lián)合工程研究中心； 4.南寧桂電電子科技研究院有限公司
摘要： 定點乘法器是現(xiàn)代信號處理常用的運(yùn)算單元之一，其整體性能直接決定了系統(tǒng)的競爭力。為了乘法器的計算效率，設(shè)計了一種新型高能效有符號數(shù)乘法器，使用基4-Booth編碼，減少了一半的部分積；另外使用直接求相反數(shù)的方法代替?zhèn)鹘y(tǒng)的取反加一求相反數(shù)的方法，使得部分積陣列比特數(shù)減少且形狀規(guī)整，易于壓縮。提出的3-2壓縮器和半加器相混合的新型樹型壓縮結(jié)構(gòu)硬件資源開銷優(yōu)化明顯，對比現(xiàn)有的乘法器異或門數(shù)量下降了14%，二選一選擇器數(shù)量下降了31%，總面積減少了50%，計算效率大大提高。
中圖分類號：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.244971
中文引用格式： 王守華，王明旭，孫希延. 基于加法樹壓縮和乘數(shù)編碼優(yōu)化的乘法器設(shè)計[J]. 電子技術(shù)應(yīng)用，2024，50(9)：73-76.
英文引用格式： Wang Shouhua，Wang Mingxu，Sun Xiyan. A multiplier design based on additive tree compression and multiplier encoding optimization[J]. Application of Electronic Technique，2024，50(9)：73-76.
A multiplier design based on additive tree compression and multiplier encoding optimization
Wang Shouhua1，2，3，4，Wang Mingxu1，2，Sun Xiyan1，2，3，4
1.Guangxi Key Laboratory of Precision Navigation Technology and Application，Guilin University of Electronic Technology；2.Information and Communicaiton School， Guilin University of Electronic Technology；3.National & Local Joint Engineering Research Center of Satellite Navigation Positioning and Location Service；4.GUET-Nanning E-Tech Research Institute Co.， Ltd.
Abstract： The fixed-point multiplier is one of the commonly used computing units in modern signal processing, and its overall performance directly determines the competitiveness of the system. In order to improve the computational efficiency of the multiplier, a new type of energy-efficient signed number multiplier is designed, which uses the radix-4 booth encoder to reduce the partial product by half, and uses the method of directly finding the opposite number instead of the traditional method of taking the inverse plus one to find the opposite number, so that the number of bits of the partial product array is reduced, the shape is regular, and it is easy to compress. The new tree compression structure with a mixture of 3-2 compressor and half adder proposed in this paper has obvious optimization of hardware resource overhead. Compared with the existing multiplier XOR(Exclusive-OR) gate, the number of XOR gates is reduced by 14%, the number of selectors is reduced by 31%, the total area is reduced by 50%, and the computational efficiency is greatly improved.
Key words : multiplier；radix-4 booth encoder；3-2 compressor；efficiency

引言

定點乘法器是現(xiàn)代信號處理常用的運(yùn)算單元之一，其整體性能直接決定了系統(tǒng)的競爭力。通常乘法器包含三個基本運(yùn)算：部分積的產(chǎn)生、部分積的壓縮以及對壓縮結(jié)果進(jìn)行求和。在進(jìn)行最終求和之前，可以采用不同的壓縮方法將所有部分積壓縮成兩個部分積，最后采用超前進(jìn)位加法器CLA求出最終結(jié)果。前人對乘法器做了很多優(yōu)化，其中較為常見的是乘數(shù)編碼[1]和Wallace樹壓縮[2]。

乘數(shù)編碼的目的是減少部分積的個數(shù)并降低加法樹的深度，減少硬件資源使用。加法樹壓縮的目的是加快加法樹的化簡過程，減少硬件資源使用，通過使用3-2壓縮器、4-2壓縮器或者7-3壓縮器[3-6]等新型壓縮器來降低乘法器的能耗。兩種方法的目的都是為了優(yōu)化乘法器的實現(xiàn)過程，縮短關(guān)鍵路徑，降低資源消耗。但是單一地使用乘數(shù)編碼和加法樹壓縮中的任意一種并不能讓乘法器的硬件資源消耗和最大延時達(dá)到最優(yōu)，因此本文提出了一種乘數(shù)編碼和加法樹壓縮結(jié)合的方法來優(yōu)化乘法器。

但是評判一個定點乘法器實現(xiàn)的優(yōu)劣[7]，除了運(yùn)算結(jié)果必須正確，還需要評估以下指標(biāo)：(1)硬件資源消耗[8]，硬件資源越少，乘法器的成本越低；(2)最大延時,從乘法器的輸入數(shù)據(jù)到輸出數(shù)據(jù)中，最長的計算路徑定義為關(guān)鍵路徑[9]，其長度定義為最大延時；(3)關(guān)鍵路徑的長度，決定了一次乘法操作的所需時間，關(guān)鍵路徑越短，乘法器的工作速率越快，性能競爭力越強(qiáng)。

本文提出了一種新型3-2 壓縮器和半加器相混合樹型壓縮結(jié)構(gòu)乘法器設(shè)計，減少了部分積數(shù)目并降低了資源消耗，消除了傳統(tǒng)方法中的“加一”補(bǔ)償位，而且使得部分積陣列規(guī)整易于壓縮，從而降低了乘法器關(guān)鍵路徑延時和能耗[10]。


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http://ihrv.cn/resource/share/2000006145


作者信息：

王守華1，2，3，4，王明旭1，2，孫希延1，2，3，4

（1.桂林電子科技大學(xué)廣西精密導(dǎo)航技術(shù)與應(yīng)用重點實驗室，廣西 桂林541004；

2.桂林電子科技大學(xué) 信息與通信學(xué)院，廣西 桂林541004；

3.衛(wèi)星導(dǎo)航定位與位置服務(wù)國家地方聯(lián)合工程研究中心，廣西 桂林541004；

4.南寧桂電電子科技研究院有限公司，廣西 南寧530031）


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