《電子技術(shù)應(yīng)用》
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Giantec Semiconductor改用Cadence技術(shù),采用Virtuoso流程實現(xiàn)了30%的效率提升

Cadence統(tǒng)一的Virtuoso和Encounter流程為“智能”設(shè)備的開發(fā)實現(xiàn)功耗、性能和效率方面的提升
2011-09-21
作者:Cadence

  全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS),今日宣布Giantec Semiconductor Corp.已采用Cadence® Virtuoso®統(tǒng)一定制/模擬(IC6.1)以及Encounter®統(tǒng)一數(shù)字流程生產(chǎn)其混合信號芯片。Giantec最近采用Cadence軟件設(shè)計并成功流片了一款用于低功耗微控制器的存儲器產(chǎn)品,這款低功耗微控制器應(yīng)用于智能卡、智能電表消費電子產(chǎn)品。使用Cadence Virtuoso統(tǒng)一定制/模擬流程開發(fā)其混合信號設(shè)計,Giantec實現(xiàn)了30%的效率提升。
 
  “當(dāng)今混合信號芯片的復(fù)雜性需要一種統(tǒng)一的方法進行設(shè)計實現(xiàn)與驗證,Cadence與客戶及合作伙伴密切合作,提供端到端的流程進行硅實現(xiàn)。”Cadence解決方案營銷部主管Qi Wang說,“我們發(fā)現(xiàn)越來越多的證據(jù)表明這種方法對于復(fù)雜混合信號設(shè)計的成功至關(guān)重要,比如來自Giantec的高性能存儲器產(chǎn)品。”
 
  Giantec選擇Cadence統(tǒng)一Virtuoso與Encounter流程用于這種高性能設(shè)計,突顯了對于上市時間緊迫及功耗/性能目標(biāo)高的復(fù)雜芯片設(shè)計,使用全局化綜合EDA流程有著獨特的技術(shù)與商業(yè)優(yōu)勢。
 
  “Cadence研發(fā)部門與我們緊密合作,解決了我們的特殊需要,而且通過使用Cadence Virtuoso技術(shù),能夠?qū)崿F(xiàn)30%的效率提升。”Giantec設(shè)計部副總經(jīng)理Leo Li說,“使用Cadence的技術(shù),為我們的混合信號設(shè)計帶來了更完整的解決方案,效率能夠顯著提高。”
 
  此外,Giantec已采用通過產(chǎn)品驗證基于SKILL的工藝設(shè)計工具包(PDK)作為標(biāo)準(zhǔn)。
 
  Cadence的混合信號設(shè)計方法利用一種統(tǒng)一的方法學(xué),模擬與數(shù)字團隊在早期設(shè)計規(guī)劃、前端設(shè)計、功能驗證、物理實現(xiàn)與封裝等方面承擔(dān)著共同的責(zé)任。這種由上至下的方法可以提高定制/模擬與數(shù)字工程團隊的共同效率,有助于管理層實現(xiàn)積極的產(chǎn)品上市時間目標(biāo),并提高盈利性。
 

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