當前，雷達面臨強烈的電子干擾以及各種各樣的噪聲和雜波干擾，在復雜背景條件下的恒虛警率(CFAR)檢測一直是雷達信號處理研究的熱點和難點問題，而機載雷達采用的多工作模式及其所處的復雜的地、海雜波環(huán)境使CFAR檢測面臨的困難尤為突出。因此對雷達回波的CFAR處理技術的研究也極其重要。
    由于實際的目標檢測可能面臨種類多樣的地物覆蓋類型，因此對描述雜波統(tǒng)計特性的統(tǒng)計分布模型提出了很高的要求。簡單的統(tǒng)計模型對地物覆蓋類型的建模能力不足，影響檢測的精度；復雜的統(tǒng)計模型對地物覆蓋類型的建模能力較高，相應的檢測精度較高，但由于其參數(shù)估計困難，計算量較大，導致算法的實用性大打折扣。
    本文設計了一種基于FPGA的恒虛警檢測模塊，解決復雜的統(tǒng)計模型中參數(shù)估計困難且計算量大的問題。
1 CFAR檢測算法
    雷達所面臨的雜波都是由天線波束照射內的大量散射單元的散射信號疊加而成，因此可以認為這些雜波是近似高斯分布的，雜波回波經(jīng)幅度檢波后，幅度概率密度符合瑞利分布：
  
    為了減小邊緣效應的影響，對單元平均恒虛警檢測器進行了改進，提出了兩側單元平均選大(GO-CFAR)恒虛警檢測器[4]。GO-CFAR算法的基本流程如圖1所示。輸入信號包括檢測單元Y和2n個參考單元。參考單元位于檢測單元兩側，前后各n個。保護單元主要用在單目標情況下，防止目標能量泄漏到參考單元影響檢測效果。ε為總的雜波功率水平的估計，是選取前面n個參考單元和與后面n個參考單元之和中的大者作為ε，K為標稱化因子，它和ε的乘積作為參考門限電平。當檢測單元的值超過K×ε時，認為有目標；反之，認為無目標[5]。

  

2 CFAR檢測模塊的FPGA實現(xiàn)
2.1 CFAR總體設計框圖
    在所設計的檢測模塊中，F(xiàn)PGA大體上可以分為求均值模塊、目標判決模塊、目標結果報告模塊，如圖2 所示。首先FPGA完成對輸入數(shù)據(jù)的求均值，數(shù)據(jù)進來以后通過一個加法器計算參考窗的部分和，并對先得到的參考窗部分和進行延時，使其能夠與后面的參考窗部分和同時到達比較選大器。然后下面的測試單元也經(jīng)過延時后與比較器選出來的較大的數(shù)即檢測門限同時進入判決器，判斷是否存在目標。如果有目標存在，則輸出高電平；如果沒有發(fā)現(xiàn)目標，則輸出低電平然后將結果輸出保存。

2.2 CFAR各模塊設計
    (1)求均值模塊
    求均值模塊在FPGA中的原理圖如圖3所示，在經(jīng)過前級解調、脈壓、目標檢測等處理后數(shù)據(jù)din首先經(jīng)過一個加法器cfaradd。cfaradd有三個輸入端口，在設計框圖中需要注意的是加法器上的減號端口。這個減號端口的輸入，就是為了在計算新參考窗的部分和時，從上一個參考窗的部分和中減去最旁邊的那個數(shù)據(jù)單元。所以可以看到輸入需要經(jīng)過延時，而這個延時的大小取決于參考窗的長度。至于cfaradd的另外兩個輸入端口，一個是新輸入的數(shù)據(jù)單元，另一個則是上一次的加法器和的反饋輸入。

    另外在完成求均值模塊設計時加進去三個延時模塊，每個延時模塊的功能都不一樣，下面做簡單的介紹。
    shift1作用是對輸入數(shù)據(jù)延時，以保證在計算下一個參考窗的部分和時，正好到達加法器帶減號的輸入端口。因為加法器是每個時鐘周期輸出一個結果，這樣延時的時鐘周期數(shù)就是參考窗的長度。
    shift2的目的是為了保證右窗與左窗同時到達比較器模塊。由于待測試的數(shù)據(jù)是依次輸入的，這樣就會導致參考右窗的部分和先得到，而左窗的部分和還在計算中，為了保證兩者同時到達比較器，就需要對首先得到的參考右窗部分和進行延時。同時計算輸出結果Gate_bf到目標判決模塊。
    這里延時周期數(shù)的計算相對比較復雜，不僅要考慮參考窗的大小，同時還需要考慮保護單元的數(shù)目，然后還需加上測試單元本身，才能得到最后的延時周期數(shù)。假設參考窗的長度為N，保護單元的數(shù)目為L，再加上一個測試單元，即可以得到shift2延時周期數(shù)為N+L+1。
    shift3的作用是為了保證測試單元Test與cfaradd的輸出Gate_bh能夠同時到達判決模塊，通過測試單元與測試門限的比較，來判斷目標是否存在。這個延時模塊由三部分組成：測試單元自身，為一個時鐘周期；保護單元數(shù)的一半L/2；比較器的延時。三者之和即為shift3的延時周期數(shù)。
    (2)目標判決模塊
    在目標判決模塊中，一個是測試單元延遲，另一個則是比較器的選大。首先，需要計算判斷目標的測試門限。測試門限的計算也比較簡單，將比較器得到的選大平均值乘以一個門限系數(shù)即可，這個門限系數(shù)根據(jù)不同情況有一定的差別，在選大恒虛警算法中，這個系數(shù)一般可以選2～5。得到了門限值后，只需要將測試單元與其比較大小即可。如果測試單元的值大于測試門限，則認為存在目標。目標判決模塊在FPGA中的設計原理如圖4所示。

    mx_gen實現(xiàn)選大比較并將大者與標稱化因子相乘，求均值模塊輸出的信號gate_bf和gate_bh輸入到mx_gen，經(jīng)過比較選擇其中大者與cfar_xs相乘并輸出jcmx作為測試門限進行下一步判決。測試信號dtest輸入至 jc_delay作延遲，目的是與mx_gen輸出信號同步進入mbreport作為判決器。通過測試單元與測試門限的比較，判斷信號中是否有目標存在，有目標則輸出高電平，沒有目標則輸出低電平。輸出判決結果信號drpt及其通道號chal。
    (3)目標結果報告模塊
    對目標判決模塊輸出的所有目標幅度進行比較選大，從中選擇出5個相對最大的目標結果，并且分配出各自距離與通道號，輸出給后面存儲器，此即為信號處理系統(tǒng)最終結果。目標結果報告模塊在FPGA中的設計原理圖如圖5所示。

    對輸入信號drpt進行選大比較，選擇最大的目標結果及其通道號chal 一起輸出給rpt_ctrl,這個單元主要是完成寫存儲器的控制。
2.3 CFAR仿真結果
    恒虛警模塊的功能仿真時序波形如圖6。A為恒虛警系數(shù)值2，B為恒虛警基數(shù)值60；ram_din為目標結果信息，將每次比較選擇的結果信息輸入到雙口RAM中；ram_addra為RAM地址線；ram_en和ram_wclk分別為使能信號和寫時鐘信號。仿真結果表明模塊工作是正確的，在ram_din輸出中尚未發(fā)現(xiàn)信號，沒有產(chǎn)生電平的變換。圖7為功能仿真時序局部圖。

    具有高可靠性能的恒虛警檢測模塊在機載雷達目標識別系統(tǒng)中發(fā)揮著重要的作用。本文根據(jù)實際需要，選取了實現(xiàn)簡單且邊緣效應影響小的GO-CFAR算法，利用FPGA在集成環(huán)境ISE對GO-CFAR算法進行功能仿真，實現(xiàn)了硬件設計軟件化，使該檢測器的靈活性顯著提高。 經(jīng)過仿真及硬件測試表明：FPGA技術的硬件設計方案能夠實現(xiàn)雷達目標識別系統(tǒng)中的恒虛警檢測功能，不但設計靈活，運算速度塊，而且可靠性高，具有較高的應用價值。
參考文獻
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