《電子技術應用》
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基于Δ-Σ技術和FPGA的數(shù)據(jù)采集系統(tǒng)
來源：電子技術應用2011年第6期
張 瑜1， 孟慶楠2， 楊開宇3， 高印寒3， 王瑞寶2
1. 長春理工大學 電子信息與工程學院，吉林 長春 130022; 2. 吉林大學 儀器科學與電氣工程學院，吉林 長春 130026; 3. 吉林大學 測試科學實驗中心，吉林 長春130022
摘要： 為了改善傳統(tǒng)數(shù)據(jù)采集系統(tǒng)運算能力差、分辨率低、可靠性低等缺點，結合Δ-Σ技術和FPGA，設計了一種多通道、高分辨率、寬動態(tài)范圍的新型數(shù)據(jù)采集系統(tǒng)。提出了一種由Δ-Σ A/D轉(zhuǎn)換芯片、高性能FPGA和DSP組成的數(shù)據(jù)采集系統(tǒng)方案及其硬件電路實現(xiàn)方法。系統(tǒng)利用A/D器件對信號進行濾波、放大、差分轉(zhuǎn)換和模數(shù)轉(zhuǎn)換，利用FPGA設計內(nèi)部模塊和時鐘信號進行電路控制及實現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，由高速DSP芯片核心控制，對采樣數(shù)據(jù)進行實時處理。系統(tǒng)能實現(xiàn)24位高分辨率、寬動態(tài)范圍的信號數(shù)據(jù)采集與高速實時處理，可用于電壓、電流、溫度等參量的采集系統(tǒng)中。
中圖分類號： TP368.1
文獻標識碼： B
文章編號： 0258-7998(2011)06-141-04
Data acquisition system based on Δ-Σ technique and FPGA
Zhang Yu1, Meng Qingnan2, Yang Kaiyu3， Gao Yinhan3, Wang Ruibao2
1. College of Electronic Information & Engineering，Changchun University of Science and Technology，Changchun 130022,China; 2. College of Instrumentation & Electrical Engineering，Jilin University,Changchun,130026 China; 3. Experimental Center of Testing Science ,Jilin University,Changchun,130022 China
Abstract： To improve the processing capacity of traditional data acquisition system,such as operation resolution and reliability, a multi-channel,high-resolution,and wide dynamic range data acquisition system combined with Δ-Σ technique and FPGA was designed. The paper provided a data acquisition system and presented a hardware circuit method composed by a Δ-Σ A/D converter chip,high-performance FPGA and DSP data acquisition system. The system filters,amplifies,differential converts and analog-digital converts the signal by AD device,the FPGA controls circuits,caches and transmits data by using an internal module and clock signal,the high-speed DSP chip was employed to control the system and process the real-time data.The system can fulfill the 24-bit high-resolution,data acquisition of wide dynamic range,and high-speed real-time processing.It can be used as the acquisition system of voltage,current and temperature parameters.
Key words : data acquisition; Δ-Σ technique; FPGA; high-resolution; wide dynamic range


    在工業(yè)生產(chǎn)和科學技術研究的各行業(yè)中，常常需要對各種數(shù)據(jù)進行采集。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)運算能力差、分辨率低、可靠性低、一致性差，而圖像處理、瞬態(tài)信號檢測、軟件無線電等一些領域需要技術指標的穩(wěn)定性強，一致性好，且具備高速度、抗干擾、高分辨率特點的數(shù)據(jù)采集與處理能力。隨著24 bit Δ-Σ A/D轉(zhuǎn)換技術的成熟，一些高性能的現(xiàn)場可編程邏輯門陣列器件FPGA和Δ-Σ A/D轉(zhuǎn)換技術結合高性能數(shù)字信號處理器DSP應用于數(shù)據(jù)采集系統(tǒng)中，大大提高了系統(tǒng)的采集精度、分辨率、動態(tài)范圍及穩(wěn)定性。Δ-Σ技術是:用簡單換取速度,用高速度代替低速度的組織協(xié)調(diào)；模擬量化部分簡化,而數(shù)字部分增多，各量化電路的性能高度一致,抗干擾能力和溫度性能優(yōu)越；丟掉了濾波、主放、陷波電路,電路進一步簡化,性能更加穩(wěn)定。在高速數(shù)據(jù)采集方面，F(xiàn)PGA具有速度快、效率高的優(yōu)勢，非常適于大數(shù)據(jù)量的高速傳輸控制,其組成形式靈活，可以集成外圍控制、譯碼和接口等各種電路。同時,FPGA控制器是獨立單元,在電路中能分擔CPU工作量,不但提高了CPU實時處理能力，而且提高了系統(tǒng)穩(wěn)定性。本系統(tǒng)中，F(xiàn)PGA選用FLEX10K20芯片，DSP選用高性能浮點芯片TMS320VC33，該芯片具有高速、低功耗、低成本、易于開發(fā)的特點[1-4]。
1 數(shù)據(jù)采集系統(tǒng)的組成
     系統(tǒng)組成框圖如圖1所示,主要由模擬信號調(diào)理電路、A/D轉(zhuǎn)換電路、FPGA單元、DSP單元等組成。模擬信號調(diào)理電路與A/D器件對信號進行濾波、放大、差分轉(zhuǎn)換和模數(shù)轉(zhuǎn)換，利用FPGA設計內(nèi)部模塊和時鐘信號對電路進行控制及實現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，由高速DSP芯片核心控制，對采樣數(shù)據(jù)進行實時處理。

2 數(shù)據(jù)采集系統(tǒng)的關鍵設計
2.1 模擬信號調(diào)理電路
　模擬信號調(diào)理電路包括前置低通檢波電路、程控放大器、單端信號轉(zhuǎn)雙端信號三部分。該電路在信號輸入到A/D轉(zhuǎn)換器前對信號進行濾波、放大等處理。前置低通檢波電路主要是對檢波器的輸出信號進行低通濾波。程控放大器對微弱信號進行幅度調(diào)整。檢波器輸出的信號是差分雙端信號，經(jīng)過程控放大器后變?yōu)閱味诵盘?。為提高信號采集通道的共模抑制比，后續(xù)電路中加入了差分線性放大器將單端信號轉(zhuǎn)換為雙端信號，最后進入A/D轉(zhuǎn)換器進行采集。
2.2 A/D 轉(zhuǎn)換的硬件接口電路
　Δ-Σ A/D轉(zhuǎn)換器的工作原理是無需保持電路,對抗混疊濾波器和量化器的要求低，但對數(shù)字濾波器要求高。工作時，模擬輸入經(jīng)抗混疊濾波器后變?yōu)閹弈M信號，經(jīng)Δ-Σ調(diào)制器后變?yōu)樾盘栴l譜和噪聲頻譜相分離的高速比特流信號，然后再經(jīng)數(shù)字濾波器重構出奈奎斯特取樣頻率的高分辨率數(shù)字信號[5]。
　系統(tǒng)A/D轉(zhuǎn)換接口電路是由Δ-Σ轉(zhuǎn)換技術的A/D轉(zhuǎn)換套片CS5372、CS5376和現(xiàn)場可編程邏輯器件FPGA通過主控芯片的控制實現(xiàn)。CS5372、CS5376是根據(jù)Δ-Σ轉(zhuǎn)換原理共同實現(xiàn)24 bit Δ-Σ A/D轉(zhuǎn)換的一套芯片，其分辨率能達到24 bit，動態(tài)范圍可達到124 dB和121 dB。CS5372可應用于雙通道高動態(tài)范圍、4階Δ-Σ調(diào)制器,與CS5376數(shù)字濾波器結合使用，可構成獨特的24 bit高分辨率A/D測量系統(tǒng)。A/D轉(zhuǎn)換的硬件接口電路主要是指CS5372、CS5376與FPGA的硬件連接電路。其連接圖如圖2所示。

 

 


2.3 FPGA的邏輯設計
　FPGA邏輯設計主要包括串并數(shù)據(jù)轉(zhuǎn)換、串行外圍設備接口、輸出數(shù)據(jù)的緩存等部分的設計。其邏輯框圖如圖3所示[6]。

2.3.1 數(shù)據(jù)轉(zhuǎn)換與存儲電路
    如圖4所示，該電路完成A/D數(shù)據(jù)的串并轉(zhuǎn)換與暫存。首先將CS5376串行輸出端口輸出的串行數(shù)據(jù)轉(zhuǎn)換為32 bit并行數(shù)據(jù)，然后利用先進先出（FIFO）存儲器對A/D轉(zhuǎn)換的數(shù)據(jù)進行緩存，CPU可通過中斷或查詢的方式讀取FIFO中的數(shù)據(jù)。

2.3.2 SPI接口轉(zhuǎn)換電路
    如圖5所示，SPI接口是CPU與A/D之間的接口電路，主要用于CPU對A/D寄存器進行配置，以及CPU讀取A/D寄存器的值。SPI電路實現(xiàn)外圍設備串行接口的時序，結合控制軟件實現(xiàn)對CS5376的寄存器配置。

2.4 DSP軟件流程結構
　通過FPGA邏輯設計實現(xiàn)數(shù)據(jù)采集系統(tǒng)工作需要的時序，采集數(shù)據(jù)發(fā)送給FPGA,FPGA串并轉(zhuǎn)換并且緩存， DSP實時讀取數(shù)據(jù)并通過串口電路上傳給計算機。其軟件流程結構如圖6所示。

3 測量實驗與結果
　系統(tǒng)測試分別采用短路輸入噪聲、500 Hz、1 000 Hz正弦波測試，下面介紹測試結果。
3.1 短路輸入噪聲
　在室內(nèi)環(huán)境下，輸入端短接，采用1/10 ms的采樣間隔重復數(shù)次試驗，輸入短路噪聲曲線如圖7所示。由圖7可知，短路噪聲幅度集中在正負100 μV之間。
3.2 正弦波測試
　正弦波測試中分別對頻率為500 Hz和1 000 Hz、幅度為20 mV的正弦波進行了測試，采用的信號源為實驗室用的信號發(fā)生器，采用1/10 ms的采樣間隔重復數(shù)次試驗。各次的測試曲線以及其FFT 變換曲線如圖8~圖11所示。由圖可以看出,采集信號的幅度也為20 mV，與輸入信號幅度一致。采集的正弦波信號的幅度、頻率都與輸入的正弦波信號的幅度、頻率相一致，可見數(shù)據(jù)采集工作是正常的,系統(tǒng)采集信號動態(tài)范圍可以達到120 dB,相當于20 bit分辨率。考慮到系統(tǒng)量化噪聲，220的動態(tài)范圍采集的效果也是比較良好的,達到了預期設計目的。

　為了實現(xiàn)高速、高精度、高分辨率、寬動態(tài)范圍和更穩(wěn)定的數(shù)據(jù)采集能力,本系統(tǒng)采用Δ-Σ轉(zhuǎn)換技術、FPGA與高速DSP相結合的方式,實現(xiàn)了數(shù)據(jù)采集速度快、一致性好、高分辨率、動態(tài)范圍寬，且穩(wěn)定性好的特性，達到了預期設計的要求。在實際應用中，可用于電壓、電流、溫度、頻率等多種參量的數(shù)據(jù)采集系統(tǒng)中。
參考文獻
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