在便攜式傳感器、4至20mA控制回路或具有模數(shù)轉(zhuǎn)換器（ADC" title="ADC">ADC）的其他系統(tǒng)設(shè)計(jì)中，功耗越低，意味著電池續(xù)航" title="電池續(xù)航">電池續(xù)航時(shí)間越長(zhǎng)，控制系統(tǒng)功能越強(qiáng)。在選擇滿(mǎn)足應(yīng)用的功率" title="功率">功率預(yù)算的ADC時(shí)，可使用多種技術(shù)和折衷方案。

　　降低功耗" title="低功耗">低功耗最明顯的方法是采用電源電壓較低的ADC。如今的ADC可以采用3、2.5甚至1.8V的模擬和數(shù)字電源供電，5至3V的電壓降可以實(shí)現(xiàn)40%的即時(shí)省電。

　　降低數(shù)字電源電壓會(huì)引起兩個(gè)不利因素：ADC上需要一個(gè)獨(dú)立的數(shù)字電源引腳，并且數(shù)字輸出端可能出現(xiàn)較低的驅(qū)動(dòng)電流。通過(guò)降低模塊電源電壓來(lái)降低功耗時(shí)，主要問(wèn)題是信噪比（SNR）較低。不過(guò)現(xiàn)在的低噪聲處理技術(shù)和設(shè)計(jì)技巧可以確?，F(xiàn)在的低壓ADC的SNR與模擬電源電壓較高的大功率ADC相同。

　　要對(duì)電源進(jìn)行優(yōu)化，除了模擬電源電壓之外，研究模擬前端的其它部分也非常重要。傳統(tǒng)的傳感器和模擬輸入前端需要0至5V甚至10V的輸入范圍，以便實(shí)現(xiàn)最高的動(dòng)態(tài)性能或者直接連接至傳感器。過(guò)去，降低電源電壓會(huì)減小ADC的動(dòng)態(tài)范圍。假定傳感器輸出保持在5或10V的水平不變，那么信號(hào)必須進(jìn)行衰減才能與ADC的輸入范圍匹配。

　　在傳感器與地之間增加一個(gè)電阻分壓器就能方便地實(shí)現(xiàn)這種信號(hào)衰減。大電阻值可用來(lái)限制功耗（圖1a）。不過(guò)，ADC一般需要較低的源阻抗，而這個(gè)采用電阻衰減器的方法需要實(shí)現(xiàn)低功耗，這兩種需求是相互沖突的。

　　圖1：用于測(cè)量高電壓信號(hào)的電阻衰減器可以提供一種限制輸入信號(hào)的簡(jiǎn)單方法，以使ADC的輸入范圍與較低的電源電壓相匹配（a）。但是這會(huì)導(dǎo)致源阻抗增加，從而需要進(jìn)行（b）和（c）中的修改。

　　另一個(gè)方案是增加電源與ADC輸入端之間的電阻值，以及減小ADC輸入端與地之間的電阻值（圖1b）。這樣的更改可以將ADC的有效阻抗從50 kΩ降低到9.5 kΩ，但同時(shí)也會(huì)減小ADC的輸入范圍。假定采用10V的電源，0至5V的輸入范圍會(huì)縮小至0至0.5V。

　　在圖1a和1b中，在電阻分壓器與ADC輸入端之間增加一個(gè)接地的旁路電容器可以將源阻抗與ADC輸入端的阻抗隔離。這樣的旁路電容可在ADC信號(hào)采集階段迅速將電荷傳輸?shù)讲蓸与娙萜髦?。遺憾的是，此旁路電容器也限制了輸入信號(hào)的帶寬。

　　因此，第三個(gè)方案是在電阻分壓器與ADC之間增加一個(gè)緩沖放大器（圖1c） 。當(dāng)然，緩沖器和其它放大器/濾波器信號(hào)調(diào)理級(jí)會(huì)增加功耗。

　　相反，如果傳感器輸出較小的話(huà)，減小模擬電源電壓和輸入范圍就不存在什么問(wèn)題。傳感器系統(tǒng)中常用的惠斯登電阻電橋（Wheatstone-bridge）網(wǎng)絡(luò)就是這樣一個(gè)例子。每加1V的傳感器激勵(lì)電壓時(shí)，它即可提供2mV的滿(mǎn)量程輸出擺幅（典型值）。

　　在該裝置中，ADC測(cè)量的傳感器輸出滿(mǎn)量程范圍僅為5至10mV。此外，與高分辨率、低噪聲基底和出色的總動(dòng)態(tài)范圍等其它參數(shù)相比，ADC所減小的輸入范圍的影響不大。

　　突發(fā)模式" title="突發(fā)模式">突發(fā)模式處理

　　對(duì)功耗要求較高的ADC設(shè)計(jì)的另一個(gè)技巧是“突發(fā)模式處理”。ADC先上電進(jìn)行轉(zhuǎn)換快速突發(fā)，然后掉電進(jìn)入低功耗休眠模式。

　　這種工作模式非常適合具有快速微控制器或FPGA以及每秒至少能夠產(chǎn)生數(shù)千安培電流的ADC的應(yīng)用。掉電時(shí)，ADC電源的電流可以降到幾微安或更低。這樣，平均功耗就會(huì)顯著低于ADC最快采樣率時(shí)的功耗。

　　突發(fā)模式處理充分利用了ADC能夠以低于其最高采樣率的有效速率循環(huán)開(kāi)關(guān)的能力。幾乎所有的ADC數(shù)據(jù)手冊(cè)都會(huì)規(guī)定最高采樣率（也稱(chēng)為輸出速率或吞吐率）下的功耗。

　　三個(gè)類(lèi)似的集成多工器的ADC可以在1ms的時(shí)間內(nèi)測(cè)量16個(gè)模擬輸入，有效采樣率均為1ksample/s（圖2） 。在最高采樣率下，ADC #1在3Msamples/s的采樣率下消耗的功率為8.3mW，ADC #2在1Msamples/s的采樣率下消耗的功率為6.0mW，ADC #3在300ksamples/s的采樣率下消耗的功率為4.7mW。

　　圖2：三個(gè)SAR ADC可以在1ms的時(shí)間內(nèi)測(cè)量16個(gè)模擬輸入。

　　只看數(shù)據(jù)手冊(cè)首頁(yè)時(shí)，功耗最差的似乎是3Msample/s ADC。但是進(jìn)一步研究其有功功率、關(guān)斷（或待機(jī)）功率和有效的采樣率之后，很明顯，選擇采樣率較高的ADC實(shí)際上更為合適。

　　對(duì)于ADC #1而言，8.3mW的有功功率部分所對(duì)應(yīng)的有功時(shí)間僅為5.3s（每次轉(zhuǎn)換333ns，16次轉(zhuǎn)換），其6W的待機(jī)/關(guān)斷功率所對(duì)應(yīng)的關(guān)斷時(shí)間為1ms的剩余部分（994.7s）。其平均功率為［（有功功率×有功時(shí)間） + （關(guān)斷功率×關(guān)斷時(shí)間）］/總周期時(shí)間，這個(gè)公式可以得出有效吞吐率為1ksample/s，平均功率為50W。

　　ADC #2與ADC #1類(lèi)似，但是ADC #2的最高采樣率為1Msample/s。有功功率為6mW，有功時(shí)間為16s（每次轉(zhuǎn)換1s），關(guān)斷功率為6W，關(guān)斷時(shí)間為984s，從而得出其平均功率為ADC #1的平均功率的兩倍。

　　ADC #3采用低速內(nèi)核，其最高采樣率為300ksample/s。功耗只有4.65mW，但是16次采樣轉(zhuǎn)換的時(shí)間為53s（比ADC #1長(zhǎng)10倍），關(guān)斷功率為15W，關(guān)斷時(shí)間為947s。因此，ADC #3的平均功率為260.7W，比ADC #1的平均功率高5倍。

　　突發(fā)模式處理的一個(gè)潛在不足是可能需要具有更快時(shí)鐘速率的微控制器或FPGA。另一個(gè)不足是需要關(guān)斷和開(kāi)啟電壓參考。如果ADC有內(nèi)部基準(zhǔn)，則需要一段時(shí)間（一般》100 s）上電和穩(wěn)定，然后ADC才能提供其有保證的線性度規(guī)格。

　　對(duì)于以突發(fā)模式工作且ADC外接一個(gè)電壓參考的應(yīng)用，該基準(zhǔn)源可以隨時(shí)上電。這種電壓參考僅耗費(fèi)極小的功率，例如MAX6029的串聯(lián)型電壓參考，僅消耗5.25A（最大值）的功率。預(yù)置電壓輸出包含2.048、2.5、3、3.3、4.096和5V。這些基準(zhǔn)電壓幾乎與所有的ADC都能很好地匹配。例如，2.048V的基準(zhǔn)電壓僅需要15.75W的額外平均功率。

　　較低的采樣率

　　大多數(shù)ADC數(shù)據(jù)手冊(cè)都指定了兩種情況下的電源電流：最高采樣率和斷電模式。了解這些數(shù)據(jù)點(diǎn)很有好處，但是許多系統(tǒng)都是在低于最高采樣率的情況下運(yùn)行ADC。此時(shí)，研究電源電壓如何隨采樣率變化很有幫助。

　　讓我們研究一下圖2中300ksample/s ADC采用3V電源供電（圖3）時(shí)的電源電流與采樣率關(guān)系圖。采樣率為300ksamples/s時(shí)的功耗為3V×0.62mA = 1.86mW，但采樣率為100ksamples/s時(shí)僅為1.26mW，可以節(jié)省32%的功率。

　　SAR ADC通過(guò)在轉(zhuǎn)換時(shí)上電并在轉(zhuǎn)換之間掉電，可以在較低的采樣率下大幅節(jié)能。大多數(shù)SAR ADC都有差不多的功耗，但是如果有些內(nèi)部電路在轉(zhuǎn)換之間保持有源工作狀態(tài)，節(jié)能幅度就可能不那么顯著。在任何情況下，最好都查看一下SAR ADC數(shù)據(jù)手冊(cè)上的典型電源電流與采樣率的曲線。

　　SAR ADC與ΔΣ ADC

　　較低的電源電流和采樣率是SAR ADC獨(dú)有的特性。主要用于精密應(yīng)用的其它類(lèi)型的ADC是ΔΣ ADC。這種ADC在較低的輸出速率下通常不能實(shí)現(xiàn)節(jié)能，因?yàn)?Delta;Σ調(diào)制器可以通過(guò)對(duì)輸出信號(hào)進(jìn)行過(guò)采樣然后將結(jié)果平均，從而實(shí)現(xiàn)高精度。另一方面，SAR ADC的采樣電路并非連續(xù)運(yùn)行。每一次采樣時(shí)，它都獲取一個(gè)模擬輸入 “快照”。

　　以較低輸出速率運(yùn)行ΔΣ ADC無(wú)法實(shí)現(xiàn)節(jié)能（請(qǐng)參見(jiàn)“Lower-Power Delta-Sigma Design”） 。但是這種ADC可以提供較低的平均噪聲和更好的有效分辨率。比如，MAX11200 24位ΔΣADC就可以提供最大值低于1mW的低功耗和23位以上的高有效分辨率?？梢酝ㄟ^(guò)改變輸出速率和過(guò)采樣率，在較低輸出速率下實(shí)現(xiàn)較高的有效分辨率。

　　MAX11200在2.4576MHz或2.048MHz內(nèi)部振蕩器上工作時(shí)，可以在120samples/s的采樣率下實(shí)現(xiàn)21.7位有效分辨率，在10samples/s采樣率下實(shí)現(xiàn)23.6位有效分辨率。不過(guò)，可以通過(guò)軟件控制提供多個(gè)采樣率以及最終的無(wú)噪聲分辨率（NFR）、有效分辨率和RMS噪聲（參見(jiàn)表1）。

　　增加動(dòng)態(tài)范圍，減少增益級(jí)

　　考慮是采用SAR ADC還是采用ΔΣ ADC時(shí)，查看一下整個(gè)信號(hào)鏈的功耗很有用。信號(hào)鏈可能包含一個(gè)可編程增益放大器（PGA）。許多SAR ADC會(huì)放大或者衰減輸入信號(hào)，以確保信號(hào)占據(jù)ADC最大輸入范圍的相當(dāng)大部分。該幅度可以采用內(nèi)部PGA或者通過(guò)指定使用外部PGA進(jìn)行調(diào)整。

　　例如，測(cè)量由惠斯登電橋傳感器提供電源的20mV信號(hào)的設(shè)計(jì)可能會(huì)在電橋與ADC之間包含一個(gè)100的增益級(jí)。（ADC通常提供0至3V或者0至5V的輸入范圍。）假定一個(gè)采用3.0V電壓參考偏置的12位ADC，其最低有效位（LSB）為0.73mV。無(wú)增益時(shí)，ADC在20mV信號(hào)中（20mV/0.73mV）只能得到27位LSB。增加一個(gè)100V/V的增益級(jí)后，ADC可以在相同的信號(hào)中得到2740位LSB。

　　高分辨率、高性能ΔΣ ADC的成本已經(jīng)下降到足以使其成為SAR ADC加PGA的價(jià)格合理的替代方案。采用具有低噪聲和最終的高有效分辨率的ΔΣ ADC時(shí)，可以一并去除PGA及其功耗。

　　許多ΔΣ ADC與傳感器直接連接，同時(shí)提供與SAR ADC加PGA方案相同的輸入信號(hào)粒度（分辨率）。ΔΣ ADC的低噪聲電平（1V以下）可以實(shí)現(xiàn)這種性能。由ADC的輸入范圍和內(nèi)部噪聲電平確定的有效分辨率在基本上為直流的條件下捕獲ADC噪聲，這樣量化噪聲就不會(huì)構(gòu)成問(wèn)題：

　　有效分辨率 = log2 （電壓輸入范圍/電壓噪聲）

　　= log2 （20 mV/210 nV）

　　= 16.5位

　　采用同樣的20mV電橋信號(hào)和上述ADC（噪聲電平為210nVRMS）時(shí)，可能實(shí)現(xiàn)16.5位的有效分辨率。計(jì)算出有效分辨率之后，設(shè)計(jì)人員可以從中推斷出最終的無(wú)噪聲分辨率（有效分辨率：2.7位）和最終的無(wú)噪聲計(jì)數(shù)。無(wú)噪聲計(jì)數(shù)定義為在沒(méi)有噪聲干擾的情況下ADC可實(shí)現(xiàn)的讀數(shù)個(gè)數(shù)。例如，具有12.0位無(wú)噪聲分辨率的ADC（理想的12位ADC）可以提供4096個(gè)無(wú)噪聲計(jì)數(shù)。上個(gè)示例中的無(wú)噪聲計(jì)數(shù)為：

　　無(wú)噪聲計(jì)數(shù)（LSBs） = 2NFR

　　= 2（16.5 – 2.7）

　　= 213.8

　　= 14，263 LSBs

　　因此，與較低分辨率的SAR ADC加PGA方案對(duì)比時(shí)，具有低噪聲的ΔΣ ADC可以提供更高的有效分辨率、更高的無(wú)噪聲分辨率和更多的無(wú)噪聲計(jì)數(shù)。表2對(duì)理想的12位ADC加PGA與低噪聲ΔΣ ADC的規(guī)格進(jìn)行了對(duì)比。ΔΣ ADC不僅可以實(shí)現(xiàn)更多的無(wú)噪聲計(jì)數(shù)和更高的分辨率，還可以實(shí)現(xiàn)較低的功率預(yù)算。主要折衷因素一般是ΔΣ ADC的最高采樣率比較低。

　　總而言之，對(duì)低功耗的需求已經(jīng)催生出諸多降低總系統(tǒng)功耗的新技術(shù)：不同的ADC架構(gòu)、突發(fā)模式處理、SAR ADC以較低采樣率工作以及降低電源電壓。雖然這些技術(shù)同時(shí)也引入了各種折衷因素，但是它們可以提供更長(zhǎng)的電池使用壽命，或者可能允許使用更高性能的ADC，同時(shí)能夠滿(mǎn)足4至20mA電流回路的功率預(yù)算。

　　作者：Steve Logan