0 引言
    數(shù)字濾波器是數(shù)字信號處理的重要組成部分，其作用是從接收信號中提取出需要的信息同時(shí)抑制干擾，由于FIR濾波器的沖擊響應(yīng)是有限長的，因而有可能做成具有嚴(yán)格線性相位的。通常用以下兩種方法來實(shí)現(xiàn)數(shù)字濾波器：一是把濾波器所要完成的運(yùn)算編成程序并讓計(jì)算機(jī)執(zhí)行，也就是采用計(jì)算機(jī)軟件實(shí)現(xiàn)；另一種是設(shè)計(jì)專用的數(shù)字硬件、專用的數(shù)字信號處理器或采用通用的數(shù)字信號處理器來實(shí)現(xiàn)。
    常用的實(shí)時(shí)數(shù)字信號處理的器件有可編程的數(shù)字信號處理(DSP)芯片、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)等。在工程實(shí)踐中，往往要求對信號處理要有高速性、實(shí)時(shí)性和靈活性，而已有的一些軟件和硬件實(shí)現(xiàn)方式則難以同時(shí)達(dá)到這幾方面的要求。隨著電子信息技術(shù)的快速發(fā)展，很多信號處理器件開始用FPGA來取代傳統(tǒng)的實(shí)現(xiàn)方法。與傳統(tǒng)的實(shí)現(xiàn)方法相比，F(xiàn)PGA的顯著優(yōu)點(diǎn)是它的并行處理特性，可以顯著提高濾波器的數(shù)據(jù)吞吐率。
    隨著可編程邏輯器件和EDA技術(shù)的發(fā)展，使用FPGA來實(shí)現(xiàn)數(shù)字信號處理，既具有實(shí)時(shí)性，又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便地實(shí)現(xiàn)高速數(shù)字信號處理，突破了并行處理、流水級數(shù)的限制，有效地利用了片上資源，加上反復(fù)的可編程能力，越來越受到國內(nèi)外從事數(shù)字信號處理的研究者的青睞。

1 FIR濾波器的結(jié)構(gòu)特點(diǎn)
    數(shù)字濾波器通常分為有限沖擊響應(yīng)(FIR)和無限沖擊響應(yīng)(IIR)兩大類。FIR濾波器由以下幾個(gè)特點(diǎn)：
    (1)系統(tǒng)的單位沖擊響應(yīng)h(n)在有限個(gè)n值處不為零；
    (2)系統(tǒng)函數(shù)H(Z)在|Z|>0處收斂，在|Z|>0處只有零點(diǎn)，有限z平面只有零點(diǎn)，而全部極點(diǎn)都在z=0處(因果系統(tǒng))；
    (3)結(jié)構(gòu)上主要是非遞歸結(jié)構(gòu)，沒有輸出到輸入的反饋，但有些結(jié)構(gòu)(例如抽樣頻率結(jié)構(gòu))也包含有反饋的部分；
    設(shè)FIR濾波器的單位沖擊響應(yīng)h(n)為一個(gè)N點(diǎn)序列，0≤n≤N-1，則濾波器的系統(tǒng)函數(shù)為：
   
    就是說它有N-1階極點(diǎn)在z=0處，有個(gè)N-1零點(diǎn)位于有限z平面的任何位置。
    FIR濾波器有以下幾種基本結(jié)構(gòu)：橫截型(卷積型、直接型)；級聯(lián)型；頻率抽樣型。這里，我們主要討論直接型FIR濾波器的實(shí)現(xiàn)。
    式(1)的系統(tǒng)的差分方程表達(dá)式為：
    
    很明顯，這就是線性移不變系統(tǒng)的卷積和公式，也是x(n)的延時(shí)鏈的橫向結(jié)構(gòu)。

2 FPGA概述及特點(diǎn)
    FPGA即現(xiàn)場可編程門陣列，是20世紀(jì)90年代發(fā)展起來的。大部分FPGA采用基于SRAM的查找表(look up table，LUT)結(jié)構(gòu)，也有一些軍品和宇航級FPGA采用FLASH或者反熔絲工藝的查找表結(jié)構(gòu)以提高可靠性。它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，具有更高的集成度，更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計(jì)靈活性。FPGA由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA器件的產(chǎn)生將半定制的門陣列電路的優(yōu)點(diǎn)和可編程邏輯器件的用戶可編程特性結(jié)合在一起。既解決了定制電路的不足，又克服了原有可編程邏輯器件門電路數(shù)量有限的缺點(diǎn)。
    FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸入輸出模塊IOB(InputOutput Block)和內(nèi)部連線(Interconnect)三個(gè)部分。FPGA的基本特點(diǎn)如下。
    (1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到可用的芯片；
    (2)FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳資源；
    (3)FPGA可做其他全定制或半定制ASIC電路的中試樣片；
    (4)FPGA是ASIC電路中設(shè)計(jì)周期最短，開發(fā)費(fèi)用最低，風(fēng)險(xiǎn)最小的器件之一。
    (5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。
    可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高集成度、可靠性的最佳選擇之一。隨著集成度密度的不斷提高，F(xiàn)PGA器件幾乎可以實(shí)現(xiàn)所有的數(shù)字電路功能。目前，器件集成度已經(jīng)達(dá)到了數(shù)百萬門數(shù)量級，工作頻率可達(dá)300MHz以上。一般可在幾個(gè)小時(shí)或幾天內(nèi)完成一個(gè)設(shè)計(jì)，并可隨時(shí)修改。這加速了產(chǎn)品設(shè)計(jì)開發(fā)的進(jìn)程，免去了昂貴的ASIC(專用集成電路(器件半導(dǎo)體生產(chǎn)工藝費(fèi)用及投資風(fēng)險(xiǎn)，因此，F(xiàn)PGA技術(shù)已經(jīng)成為電子工程師不可缺少的好幫手。

3 查找表結(jié)構(gòu)的FIR算法
    LUT本質(zhì)上是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)具有4位地址線的16×1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路后，F(xiàn)PGA開發(fā)軟件會自動計(jì)算邏輯電路的所有結(jié)果，并把結(jié)果寫到RAM中，當(dāng)輸入一個(gè)信號進(jìn)行運(yùn)算就等于輸入一個(gè)地址，找出對應(yīng)的內(nèi)容，然后輸出。
    由式(2)可見FIR濾波器系統(tǒng)函數(shù)是一種卷積的運(yùn)算形式。如果用FPGA直接實(shí)現(xiàn)則計(jì)算速度很慢且占用大量的LE(邏輯單元)，達(dá)不到系統(tǒng)對實(shí)時(shí)性的要求，于是想到能否將上述卷積運(yùn)算轉(zhuǎn)化成加減運(yùn)算。
    分布式算法(distributed arithmetic，DA)早在1973年就已經(jīng)被Croisier提出來了，但是直到FPGA出現(xiàn)以后，才被廣泛應(yīng)用在FPGA中計(jì)算乘積和。
    設(shè)FIR濾波器的階數(shù)為N，輸入數(shù)據(jù)x(n)的位寬為k，則x(n)可表示為：
   
    也就是說：我們可以把每個(gè)輸入數(shù)據(jù)的每一位的值分別與相應(yīng)的FIR系數(shù)相乘(因?yàn)閤(n)為數(shù)字信號，每個(gè)輸入數(shù)據(jù)的每一位的值都為0或1，所以與h(n)相乘的結(jié)果非0即為h(n))然后再相加，然后再把所有位的相加值錯(cuò)位相加，可得到卷積的結(jié)果從而實(shí)現(xiàn)了將卷積運(yùn)算轉(zhuǎn)換成加法運(yùn)算。
    這樣我們就可以針對N階FIR濾波器的系數(shù)預(yù)先建立一個(gè)2的N次方的一個(gè)存儲表，將系數(shù)和存放在對應(yīng)的存儲單元中。進(jìn)行卷積運(yùn)算時(shí)把輸入數(shù)據(jù)的每一位組合成地址碼，通過地址查找到相應(yīng)的系數(shù)和，然后把所有位數(shù)的系數(shù)和移位相加即可完成卷積運(yùn)算。通過查表的方式可以大大減少求和的次數(shù)，提高運(yùn)算速度。

4 設(shè)計(jì)思路及步驟
4．1 FPGA系統(tǒng)設(shè)計(jì)的方法
    用FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)一般可分成以下幾個(gè)步驟：設(shè)計(jì)輸入、功能仿真、編譯綜合生成網(wǎng)表文件、設(shè)計(jì)實(shí)現(xiàn)、時(shí)序仿真、下載到芯片進(jìn)行硬件驗(yàn)證。在每一步檢查到的錯(cuò)誤或缺陷都可以返回到上一層進(jìn)行修改。
    隨著數(shù)字系統(tǒng)規(guī)模的不斷增大，其復(fù)雜度也隨之增大。層次化設(shè)計(jì)將系統(tǒng)逐層分為較小的、規(guī)模可控制的模塊，是控制數(shù)字系統(tǒng)設(shè)計(jì)復(fù)雜度的一種有效方法。
    層次化設(shè)計(jì)中有兩個(gè)重要的核心思想，即模塊化和原件重用。模塊化是指將系統(tǒng)劃分為幾個(gè)子模塊，而這些子模塊又分別劃分為更小的模塊，直至不可再分。每個(gè)模塊都可以看成是上一層模塊的一個(gè)元件。原件重用是指同一個(gè)原件可以被不同的實(shí)體調(diào)用，或者被同一個(gè)實(shí)體多次調(diào)用。這樣不但大大減輕了設(shè)計(jì)者的工作量，而且使程序結(jié)構(gòu)更加優(yōu)化，具有更好的可讀性。
4. 2 設(shè)計(jì)實(shí)例的參數(shù)選取及生成
    MATLAB的信號處理工具箱中包括許多可用于設(shè)計(jì)FIR數(shù)字濾波器的M文件。根據(jù)要設(shè)計(jì)的濾波器的參數(shù)、通帶截止頻率、阻帶截止頻率、采樣頻率、通帶或阻帶波紋要求等參數(shù)，可以利用MATLAB中的數(shù)字信號處理工具箱生成濾波器的系數(shù)。
    在設(shè)計(jì)中，采用16階FIR，輸入數(shù)據(jù)寬12位，濾波器系數(shù)以及由這些系數(shù)演算出的ROM的初始化數(shù)據(jù)文件*．mif文件可以通過MATLAB計(jì)算生成。
    因?yàn)槭?6階的FIR，這樣就需要65536個(gè)ROM單元來實(shí)現(xiàn)，ROM單元的位寬采用16位。利用器件中的ROM建立這樣的查找表，首先要將ROM的初始化數(shù)據(jù)寫到*．mif文件中，然后在Ouartsus II中將其指向?qū)?yīng)的ROM設(shè)計(jì)模塊。
    當(dāng)FIR的階數(shù)增大時(shí)，ROM的存儲量是以2的倍數(shù)增長的，因此采用一個(gè)ROM快分時(shí)查找表的方法來降低對ROM存儲容量的要求。
4．3 模塊化設(shè)計(jì)
    用原理圖和VHDL相結(jié)合的輸入方式，分模塊進(jìn)行設(shè)計(jì)，項(xiàng)層模塊采用圖形化輸入，在Quartsus II中進(jìn)行設(shè)計(jì)輸入。
    系統(tǒng)由控制模塊、輸入數(shù)據(jù)移位模塊、地址發(fā)生模塊、存儲器模塊、運(yùn)算模塊等組成。下面介紹每一模塊的基本功能。
    (1)控制模塊的作用是產(chǎn)生一系列的控制信號，對上述各種模塊進(jìn)行精確的控制。控制模塊在收到A／D轉(zhuǎn)換結(jié)束信號后，依次產(chǎn)生移位寄存器使能信號、并行到串行轉(zhuǎn)換的裝入信號、移位相加的裝入信號、加減控制信號和濾波器結(jié)果輸出信號等控制信號。使上述各個(gè)模塊按照一定的時(shí)序進(jìn)行操作，最終完成濾波功能。該模塊采用VHDL的描述方式比較方便。
    (2)輸入數(shù)據(jù)移位模塊的主要功能是使A／D轉(zhuǎn)換后的數(shù)據(jù)通過不同的觸發(fā)器，從而產(chǎn)生不同的延遲，以便取出輸入數(shù)據(jù)不同位置上的數(shù)值，來構(gòu)成ROM的地址。
    (3)地址發(fā)生器模塊的主要功能是將通過輸入數(shù)據(jù)移位模塊的不同延遲分別轉(zhuǎn)換為查找表的串行地址，提供給存儲器模塊。根據(jù)結(jié)構(gòu)化的程序設(shè)計(jì)思想，本模塊可由12個(gè)單通道并、串轉(zhuǎn)換模塊組成。
    (4)存儲器模塊是這種查找表結(jié)構(gòu)FIR的核心。FPGA中ROM模塊的設(shè)計(jì)可以通過Quartsus II軟件中的Mega Wizard向?qū)砩伞?br />     (5)運(yùn)算模塊主要功能是將ROM的輸出數(shù)據(jù)在此進(jìn)行移位相加。這里實(shí)現(xiàn)的主要是加法和減法運(yùn)算，運(yùn)算速度很快。
    最后的項(xiàng)層模塊采用圖形化輸入，這樣可以使設(shè)計(jì)思路更加清晰，也符合自上而下的FPGA主流設(shè)計(jì)方法。

5 仿真驗(yàn)證
    為了驗(yàn)證設(shè)計(jì)的正確性，必須對設(shè)計(jì)進(jìn)行全面充分的功能仿真和時(shí)序仿真，功能仿真一般用Mentor公司的Modelsim來進(jìn)行，時(shí)序仿真使用QuartusII軟件。Altera公司提供的QuartusII軟件除了具有強(qiáng)大的編譯綜合功能之外，還提供了一定的波形(時(shí)序)仿真功能。因其輸入和輸出都是以波形的形式給出的，雖然看起來如同邏輯分析儀的輸出形式，比較直觀，但是難以對隨機(jī)信號進(jìn)行輸入；隨機(jī)信號的輸出也難以分析，這就給我們的驗(yàn)證工作帶來了很大的障礙。下面我們利用MATLAB與QuartusII實(shí)現(xiàn)聯(lián)合仿真。
5．1 產(chǎn)生向量仿真文件
    在MATLB中生成OuartusII仿真所需的輸入文件*．vec。QuartusII仿真文件有兩種格式，即*．vwf格式和*．vec格式。前者是在Quart-usII中通過波形編輯器生成的。當(dāng)方針輸入數(shù)據(jù)復(fù)雜時(shí)，用波形輸入的方法難以勝任，特別是在數(shù)字信號處理領(lǐng)域，大多數(shù)仿真輸入數(shù)據(jù)要疊加噪聲，采用波形輸入方式是不現(xiàn)實(shí)的。后者是按一定格式要求的文本文件輸入方式，可以利用任何文本編輯器產(chǎn)生，只要符合對仿真文件的格式要求即可。
    這里的仿真輸入數(shù)據(jù)是在兩個(gè)不同頻率上的正弦波，頻率分別為23Hz、58Hz。把這兩個(gè)信號疊加在一起作為輸入信號，用MATLAB軟件生成仿真所需的vec文件。FIR濾波器的截止頻率為40Hz。
    在對仿真參數(shù)進(jìn)行設(shè)置時(shí)，將仿真向量文件指向由MATLAB生成的文件，即可將MATLAB中生成的仿真信號導(dǎo)入之中進(jìn)行仿真了。
5．2 驗(yàn)證輸出結(jié)果
    用QuartusII軟件中的選項(xiàng)將仿真向量文件指向由MTLAB生成的*．vec文件，進(jìn)行仿真。
    將仿真結(jié)束后生成的波形文件，另存為*．tbl格式文件，以數(shù)據(jù)文件輸入的方式將此*．tbl文件中的仿真輸出信號的數(shù)值導(dǎo)入至MATLAB中，并進(jìn)行頻譜分析驗(yàn)證FIR數(shù)字濾波器設(shè)計(jì)的正確與否，并分析其性能優(yōu)劣。

    圖1是輸入信號的時(shí)域和頻域圖形，以及經(jīng)過理想的低通濾波后得到的結(jié)果。低通濾波用MATLAB實(shí)現(xiàn)?？梢钥闯鼋?jīng)過濾波后，23Hz的頻率成分被保留下來，而58Hz的頻率成分被濾掉。圖2是同一輸入信號的時(shí)域和頻域圖形，以及經(jīng)過FPGA實(shí)現(xiàn)的FIR數(shù)字濾波器低通濾波后的結(jié)果。

6 結(jié)束語
    從這兩幅圖中，我們可以看到用FPGA實(shí)現(xiàn)的FIR濾波器，得到了和理論上濾波相似的結(jié)果，證明了設(shè)計(jì)的可行性及正確性。如果需要不同的濾波器，我們只要改變輸入到ROM中的初始化文件數(shù)據(jù)即可。