目前，微控制器系統(tǒng)在國民經(jīng)濟(jì)和人民生活中得到了廣泛的運(yùn)用，而數(shù)據(jù)傳輸業(yè)仍是一個(gè)很重要的領(lǐng)域。對(duì)于那些與計(jì)算機(jī)相距不遠(yuǎn)的人——機(jī)交換設(shè)備和串行存儲(chǔ)的外部發(fā)備如終端、打印機(jī)、邏輯分析儀、磁盤等來說，采用串行通信方式交換數(shù)據(jù)已非常普遍。

    Nios II系列嵌入式處理器使用32位的指令集結(jié)構(gòu)ISA，完全與二進(jìn)制代碼兼容，它是Altera公司的第二代軟核嵌入式處理器，性能超過200DMIPS。允許設(shè)計(jì)者在很短的時(shí)間內(nèi)構(gòu)建一個(gè)完整的可編程芯片系統(tǒng)，風(fēng)險(xiǎn)和成本比中小規(guī)模的ASIC小。這種開發(fā)方式特別適合設(shè)計(jì)針對(duì)網(wǎng)絡(luò)、電信、數(shù)據(jù)通信、嵌入式和消費(fèi)市場的各種嵌入式應(yīng)用。

    本文基于以上這些特點(diǎn)，從硬件和軟件兩個(gè)方面探討了基于Cyclone II系列EP1C12Q240C8與PC的通信方案。

1 串行異步通信的硬件接口

    通用異步收發(fā)器，簡稱UART，能把字符的并行代碼變換成串行代碼發(fā)送出去，而且也能把這種格式的串行代碼接收下米，并且轉(zhuǎn)換成相應(yīng)的并行代碼。串行異步通信協(xié)議中字符代碼傳輸格式如圖1所示。在沒有傳送代碼時(shí)，通信線會(huì)一直處丁邏輯1狀態(tài)，而傳送時(shí)，數(shù)據(jù)兩頭必須加上起始位和停止位。起始位總是邏輯0狀態(tài)。停止位總是邏輯1狀態(tài)，其持續(xù)時(shí)間可選為1位、1.5位或2位。數(shù)據(jù)的低位在前，但根據(jù)不同的編碼規(guī)則，數(shù)據(jù)可能有5位、6位、7位或8位。圖1中的校驗(yàn)位可根據(jù)需要選擇奇校驗(yàn)、偶校驗(yàn)或不要校驗(yàn)位。

1.1 UART內(nèi)核綜述

       AVALON總線是一種結(jié)構(gòu)相對(duì)簡單的總線，用于連接NiosⅡ和其他外設(shè)。它規(guī)定了主從部件間的端口連接關(guān)系，以及部件間通信的時(shí)序關(guān)系。AVALON總線擁有多種傳輸模式，以適應(yīng)不同外設(shè)要求。基本傳輸模式是在主從外設(shè)之間進(jìn)行單字節(jié)，半字或字的傳輸。AVALON總線還支持一些高級(jí)傳輸模式，例如支持流操作，支持延時(shí)操作， 支持多個(gè)主設(shè)備同時(shí)訪問。帶Avalon接口的UART內(nèi)核為Altera FPGA上的嵌入式系統(tǒng)合外部設(shè)備提供了串行字符流的通信方式，內(nèi)核執(zhí)行RS-232協(xié)議時(shí)序，由于大部分Altera FPGA系列上的I/O引腳不遵循RS-232電壓電平規(guī)范，如果通過RS-232連接器的信號(hào)直接與FPGA相連，可能會(huì)損害器件。為了滿足RS-232信號(hào)電平要求，在FPGA I/O腳和對(duì)應(yīng)得RS-232外部接頭間需要連接一個(gè)外部電平轉(zhuǎn)換器。UART內(nèi)核結(jié)構(gòu)框圖如圖2所示，在UART內(nèi)核和RS-232連接器之間采用Maxim公司生產(chǎn)的MAX3232型收發(fā)器。

UART發(fā)送器包括發(fā)送數(shù)據(jù)寄存器Txdata和相應(yīng)的發(fā)送移位寄存器。Avalon主控制器通過Avalon從控制器端口寫數(shù)據(jù)到發(fā)送數(shù)據(jù)寄存器。在當(dāng)前不進(jìn)行串行發(fā)送移位操作時(shí)，發(fā)送移位寄存器自動(dòng)從發(fā)送數(shù)據(jù)寄存器中轉(zhuǎn)入數(shù)據(jù)。發(fā)送移位寄存器直接連接到TXD輸出。數(shù)據(jù)最低有效位先從TXD移出。發(fā)送數(shù)據(jù)寄存器和發(fā)送移位寄存器提供雙重緩沖。主控制器可以在前一個(gè)字符正在移出時(shí)將新數(shù)值寫入發(fā)送數(shù)據(jù)寄存器，并可通過讀出狀態(tài)寄存器的發(fā)送準(zhǔn)備好位TRDY、發(fā)送移位寄存器空位TMT和發(fā)送溢出錯(cuò)誤位TOE來監(jiān)視發(fā)送器的狀態(tài)。發(fā)送邏輯根據(jù)RS-232規(guī)范在串行TXD數(shù)據(jù)流中自動(dòng)插入數(shù)量正確的起始位、校驗(yàn)位和停止位。

UART接收器包括接收移位寄存器Rxdata和相應(yīng)的接收數(shù)據(jù)寄存器。Avalon主控制器通過Avalon從控制器端口讀接收數(shù)據(jù)寄存器的數(shù)據(jù)。每當(dāng)新字符完全接收后接收數(shù)據(jù)寄存器自動(dòng)從接收移位寄存器裝入數(shù)據(jù)。接收移位寄存器和接收數(shù)據(jù)寄存器提供雙重緩沖。接收數(shù)據(jù)寄存器在后續(xù)字符正在移入接收移位寄存器時(shí)可以保持前面的接收字符。主控制器可通過讀狀態(tài)寄存器的接受準(zhǔn)備好位RRDY、接收溢出錯(cuò)誤位ROE、間斷檢測位BRK、校驗(yàn)錯(cuò)誤位PE和幀錯(cuò)誤FE位來監(jiān)控接收器的狀態(tài)。接收邏輯根據(jù)RS-232規(guī)范在串行RXD數(shù)據(jù)流中自動(dòng)檢測數(shù)量正確的起始位、停止位和校驗(yàn)位。接收邏輯檢查接收數(shù)據(jù)中的4種異常隋況，并設(shè)置對(duì)應(yīng)的狀態(tài)寄存器位。

UART內(nèi)核的內(nèi)部波特率時(shí)鐘來源于Avalon時(shí)鐘輸入，內(nèi)部波特率時(shí)鐘通過時(shí)鐘分頻器生成，除數(shù)值可以由系統(tǒng)指定，也可以由其寄存器中存器的16位值來決定，波特率和除數(shù)值之間的關(guān)系如下：

除數(shù)=int((時(shí)鐘頻率)/(波特率)+0.5)
波特牢=(時(shí)鐘頻率)/(除數(shù)+1)

1.2 UART內(nèi)核的寄存器描述

接收寄存器Rxdata保存接收到的數(shù)據(jù)。新字符由RXD輸入，完全接收后狀態(tài)寄存器的接收準(zhǔn)備好RRDY位置1。當(dāng)從接收數(shù)據(jù)寄存器讀取數(shù)據(jù)后，狀態(tài)寄存器RRDY位清零。若RRDY位為1時(shí)，又有字符輸入，則發(fā)生溢出錯(cuò)誤，狀態(tài)寄存器的接收溢出錯(cuò)誤ROE位置1。不管前一個(gè)字符是否被讀出，新字符總是傳到接收數(shù)據(jù)寄存器。

發(fā)送寄存器Txdata上的字符數(shù)據(jù)由Avalon主控制器發(fā)送，當(dāng)將字符寫入發(fā)送寄存器時(shí)，發(fā)送準(zhǔn)備好TRDY位為0；當(dāng)將字符從發(fā)送數(shù)據(jù)寄存器傳輸?shù)桨l(fā)送移位寄存器時(shí)，TRDY位置1。如果在TRDY位為0時(shí)將字符寫入發(fā)送數(shù)據(jù)寄存器，結(jié)果是未知的。

狀態(tài)寄存器Status的狀態(tài)位反映UART內(nèi)核狀態(tài)情況。每個(gè)狀態(tài)位與控制寄存器中的對(duì)應(yīng)中斷使能位相聯(lián)系。狀態(tài)寄存器可以在任何時(shí)候讀取。

控制寄存器Control由控制UART內(nèi)核操作的控制位組成，控制寄存器的每一位使能狀態(tài)寄存器中對(duì)應(yīng)位的中斷。當(dāng)狀態(tài)位及其對(duì)應(yīng)的中斷使能位為1時(shí)，UART內(nèi)核產(chǎn)生一個(gè)中斷。

除數(shù)寄存器Divisor的值用于生成波特率時(shí)鐘。

數(shù)據(jù)包結(jié)束字符Endofpacket由數(shù)據(jù)包結(jié)束符寄存其的值確定，以便可變長度的DMA傳輸。

UART內(nèi)核的寄存器映射表如表1所列。

2 串行異步通信軟件的實(shí)現(xiàn)

為了適應(yīng)系統(tǒng)不同類型的需要，UART驅(qū)動(dòng)程序提供兩種方式：快速型和一般型?？焖傩万?qū)動(dòng)程序采用中斷驅(qū)動(dòng)方式，在設(shè)備不準(zhǔn)備發(fā)送或接收數(shù)據(jù)時(shí)它允許處理器執(zhí)行其他任務(wù)。由于UART數(shù)據(jù)率相對(duì)于處理器的速率較慢，快速驅(qū)動(dòng)程序可以提供系統(tǒng)的處理性能。一般型驅(qū)動(dòng)程序采用查詢執(zhí)行方式，它在發(fā)送和接收每個(gè)字符前等待UART硬件的指示。

對(duì)于Nios II處理器用戶來說，Altera提供硬件抽象層HAL系統(tǒng)庫驅(qū)動(dòng)程序，HAL系統(tǒng)庫API函數(shù)為Nios II處理器用戶提供訪問UART內(nèi)核的完整特性。程序設(shè)計(jì)所涉及到的API函數(shù)如下：

(1) alt_avalon_uart_init
定義：void alt_avalon_uart_init(alt_avalon_uart_dev*dev，void*base，alt_u32 irq)
功能：用于初始化UART設(shè)備

(2) alt_avalon_uart_ioctl
定義：int alt_avalon_uart_ioctl(alt_fd*fd，int req，void*arg)
功能：處理基于HAL的程序請(qǐng)求設(shè)備指定的操作

(3) alr_avalon_uart_irq
定義：static void alt_avalon_uart_irq(void*context，alt_u32 id)
功能：處理UART的中斷操作

(4) alt_avalon_uart_read
定義：int alt_avalon uart_read(alt_fd*fd，char*ptr，int len)
功能：從UART中讀取數(shù)據(jù)

(5) alt_avalon_uart_write
定義：int alt_avalon_uart_write(alt fd*fd，const char*ptr，int len)
功能：寫一組數(shù)據(jù)到UART

以上幾個(gè)函數(shù)完全可以滿足UART與PC之間的數(shù)據(jù)通信，需要注意的是如果一次傳輸?shù)臄?shù)據(jù)過長，必須重新設(shè)置ALT_AVALON_UART_BUF_LEN的值，以保證傳輸過程中數(shù)據(jù)的正確性。如果此值過小，則在傳輸過程中可能會(huì)造成數(shù)據(jù)的丟失。在設(shè)置輸出終端時(shí)必須指定COM1/COM2端口，建立UART與PC之間的數(shù)據(jù)通路，用來接收從UART中發(fā)出的數(shù)據(jù)，同時(shí)通過這些端口從PC中發(fā)出數(shù)據(jù)到UART中。

本文所述的UART是基于Altera公司的一款主流低成本的FPGA，除了具有FPGA的優(yōu)勢之外，還因?yàn)槠銫PU本身是以軟核的方式實(shí)現(xiàn)的，所以整個(gè)系統(tǒng)的功能可以根據(jù)需要進(jìn)行功能定制，非常靈活。