文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2011)02-0052-05
UWB技術(shù)近年來(lái)受到了學(xué)術(shù)界和產(chǎn)業(yè)界的廣泛研究和關(guān)注，而線性調(diào)頻超寬帶(Chirp-UWB)因?yàn)榫哂邪l(fā)射功率譜密度低、被截獲概率小、傳輸距離遠(yuǎn)、抗多徑能力強(qiáng)和測(cè)量精度高等優(yōu)良特性，逐漸成為超寬帶領(lǐng)域的研究熱點(diǎn)。
產(chǎn)生高性能的Chirp-UWB信號(hào)是Chirp-UWB高效通信的關(guān)鍵因素。以前獲得線性調(diào)頻信號(hào)主要借助壓控振蕩器(VCO)方法和聲表面波(SAW)方法。但由于模擬方法存在信號(hào)時(shí)寬帶寬積固定而不靈活、線性和自相關(guān)性不理想和對(duì)環(huán)境溫度比較敏感等缺陷，難于產(chǎn)生高性能的線性調(diào)頻信號(hào)，逐漸被高速發(fā)展的數(shù)字方法所取代。但受數(shù)字器件速率的限制，目前尚無(wú)法直接在VHF／UHF頻段產(chǎn)生超寬帶線性調(diào)頻信號(hào)。文獻(xiàn)[1-2]采用直接數(shù)字頻率合成結(jié)合倍頻的方式實(shí)現(xiàn)了超寬帶線性調(diào)頻信號(hào)的產(chǎn)生，但數(shù)字部分都是基于查找表法，需要耗費(fèi)大量的ROM資源(2n×n bit，n為相位位寬)。為此，本文提出了一種基帶數(shù)字部分采用CORDIC迭代算法實(shí)現(xiàn)，模擬部分利用正交上變頻結(jié)合倍頻技術(shù)，產(chǎn)生帶寬和掃頻周期可控的可變速率Chirp-UWB信號(hào)的設(shè)計(jì)方案。
1 系統(tǒng)結(jié)構(gòu)
利用FPGA實(shí)現(xiàn)CORDIC迭代運(yùn)算，并結(jié)合正交上變頻與倍頻技術(shù)產(chǎn)生Chirp-UWB信號(hào)的系統(tǒng)結(jié)構(gòu)如圖1所示。
為了保證高過(guò)采樣率并產(chǎn)生足夠?qū)挼拇髱捇鶐?shù)字Chirp信號(hào)，利用Altera公司的鎖相環(huán)IP核對(duì)FPGA的內(nèi)部時(shí)鐘進(jìn)行倍頻，輸出高頻穩(wěn)定的參考時(shí)鐘來(lái)控制相位累加器和CORDIC迭代運(yùn)算模塊的工作，進(jìn)而產(chǎn)生I、Q兩路基帶數(shù)字Chirp信號(hào)。該信號(hào)經(jīng)過(guò)雙路DAC數(shù)模轉(zhuǎn)換后，再通過(guò)正交上變頻調(diào)制以及倍頻，產(chǎn)生滿足超寬帶帶寬要求的Chirp-UWB信號(hào)。由于FPGA是可編程器件，該系統(tǒng)中的頻率增量和時(shí)寬控制器都可編程控制，所以該方式產(chǎn)生的Chirp-UWB信號(hào)帶寬和時(shí)寬都是可控的，在設(shè)計(jì)上具有很大的靈活性。
2 基帶數(shù)字信號(hào)的設(shè)計(jì)與實(shí)現(xiàn)
2.1 相位累加器的設(shè)計(jì)
由信號(hào)理論可知，線性調(diào)頻脈沖信號(hào)可以表示為：
根據(jù)式(3)設(shè)計(jì)如圖2的相位累加器。該累加器具有可編程功能，通過(guò)改變頻率增量和時(shí)寬控制器的值，可以產(chǎn)生所需帶寬和時(shí)寬的Chirp信號(hào)。本方案中，每符號(hào)周期內(nèi)前半周期進(jìn)行下掃頻，后半周期進(jìn)行上掃頻。下掃頻時(shí)，頻率增量和頻率寄存器輸入累加器的值都為負(fù)值；上掃頻時(shí)上述值則取相反的符號(hào)。并且頻率寄存器的初始值設(shè)為(m-1)μ″mod 2n，相位寄存器的初始值設(shè)為(m-1)2μ″mod 2n。
當(dāng)?shù)螖?shù)n確定時(shí)，An為常數(shù)，當(dāng)n趨于無(wú)窮大時(shí)，An的值收斂為0.607 25。
綜上可知，如取初始值x0=An，y0=0，相位累加器輸出作為z0的輸入，每次旋轉(zhuǎn)的基本角度θi已知，根據(jù)式(5)，經(jīng)過(guò)n次旋轉(zhuǎn)后，可以得到xn=cosz0，yn=sinz0，即可得到相位累加器輸出相位的正余弦值。但根據(jù)WALTER J收斂推導(dǎo)，經(jīng)過(guò)n次旋轉(zhuǎn)后只能獲得-99.9°～99.9°的正余弦值。如果要在整個(gè)直角坐標(biāo)系工作，還需要把其他角度映射到-π/2≤θ<π/2上。本方案中，相位累加器輸出相位的位寬為16 bit，CORDIC迭代運(yùn)算輸出正余弦值的精度也為16 bit。為了減少處理規(guī)模和迭代次數(shù)，以降低設(shè)計(jì)復(fù)雜度和系統(tǒng)功耗，本方案利用正余弦值在四個(gè)象限上的對(duì)稱性，只處理0～π/2的值，即相位低14 bit的值，再根據(jù)相位最高2 bit的值映射到對(duì)應(yīng)象限，輸出相應(yīng)的正余弦值。
本文選用的FPGA是Altera公司Stratix III系列的EP3SL200F1152C3N[5]。該類型FPGA高速差分I/O最高速率可以支持1.25 Gb/s，內(nèi)部時(shí)鐘頻率為100 MHz。但由于需要產(chǎn)生信號(hào)的帶寬達(dá)100 MHz，其時(shí)鐘滿足不了采樣率要求，系統(tǒng)利用Altera公司的鎖相環(huán)IP核對(duì)FPGA的內(nèi)部時(shí)鐘進(jìn)行4倍頻，產(chǎn)生頻率為400 MHz的參考時(shí)鐘。該時(shí)鐘控制相位累加器和CORDIC迭代運(yùn)算模塊的工作，輸出所需時(shí)寬的Chirp信號(hào)。當(dāng)工作時(shí)鐘為400 MHz、頻率增量為0x0010、時(shí)寬為0x0800時(shí)，將得到頻率從直流到100 MHz、時(shí)寬為5.12 μs的Chirp信號(hào)，如圖4所示。圖4是利用Quartus II 8.0軟件上自帶的SignalTap II Logic Analyzer通過(guò)JTAG對(duì)FPGA內(nèi)部數(shù)據(jù)進(jìn)行采樣所得到的CORDIC迭代運(yùn)算輸出的Chirp信號(hào)。
為了更好地分析所產(chǎn)生信號(hào)的性能，再次運(yùn)用SignalTap II Logic Analyzer，通過(guò)JTAG對(duì)FPGA內(nèi)部數(shù)據(jù)進(jìn)行采樣，并利用MATLAB軟件讀取并分析該信號(hào)的線性和自相關(guān)性。從圖5可以看出所產(chǎn)生信號(hào)的線性和自相關(guān)性與理論值基本吻合，性能良好。
3 寬帶模擬信號(hào)的設(shè)計(jì)與實(shí)現(xiàn)
利用FPGA實(shí)現(xiàn)CORDIC迭代運(yùn)算的方法只能產(chǎn)生帶寬為100 MHz的基帶信號(hào)。如果要產(chǎn)生帶寬滿足超寬帶要求的Chirp-UWB信號(hào)，還需通過(guò)正交上變頻和倍頻技術(shù)對(duì)基帶信號(hào)頻譜進(jìn)行擴(kuò)展。
正交上變頻調(diào)制由于使用了模擬單邊帶調(diào)制電路，難以保證I、Q兩路信號(hào)直流分量和幅相的一致性。這勢(shì)必會(huì)引起載頻泄漏和鏡像分量，造成輸出信號(hào)雜散分量增加，影響信號(hào)的頻譜質(zhì)量。這些影響將隨著倍頻而加劇，進(jìn)而嚴(yán)重影響接收端脈沖壓縮的效果。所以設(shè)計(jì)中需要解決的關(guān)鍵問(wèn)題是保證I、Q兩路輸入信號(hào)幅相的高度一致，以及最大限度地抑制兩路信號(hào)直流分量的差異。
綜合以上考慮，本系統(tǒng)選擇如下器件實(shí)現(xiàn)了數(shù)模轉(zhuǎn)換、正交上變頻、倍頻以及濾波功能：
(1)高速DAC選用ADI公司的雙通道16 bit數(shù)模轉(zhuǎn)換器AD9779[6]，其最高采樣率達(dá)1 GS/s。該芯片不但集成雙通道DAC，節(jié)約空間，降低了功耗，也集成了增益控制和失調(diào)校準(zhǔn)功能。通過(guò)對(duì)I、Q兩路增益的調(diào)整，保證了I、Q兩路輸出信號(hào)的直流分量和幅相的高度一致性，為正交上變頻提供了穩(wěn)定可靠的模擬信號(hào)源。圖6是通過(guò)Tektronix公司TDS3052B型號(hào)示波器觀測(cè)基帶數(shù)字信號(hào)經(jīng)過(guò)DAC數(shù)模轉(zhuǎn)換后輸出I、Q兩路模擬信號(hào)的時(shí)域波形圖。
(2)正交上變頻器選用ADI公司的ADL5372[7]。該芯片信號(hào)輸入輸出均為差分形式，且具有良好的幅度平衡性(I/Q幅度平衡：0.09 dB)、相位一致性(I/Q相位誤差：0.21°)和較高的載波抑制能力(45 dB)?；鶐盘?hào)經(jīng)過(guò)正交上變頻后，形成了中心頻率為1.2 GHz、帶寬為200 MHz的中頻信號(hào)。圖7是通過(guò)惠普公司E4405B型號(hào)頻譜儀觀測(cè)到的中頻信號(hào)頻譜。從測(cè)試結(jié)果可以看出，放大之前信號(hào)對(duì)帶外雜散和諧波的增益均超過(guò)40 dB。
(3)倍頻器選用Mini公司的AMK-3-452+[8]，該芯片輸入頻率范圍為1.0 GHz~1.5 GHz，輸出頻率范圍為3.0 GHz~4.5 GHz，對(duì)二次、四次諧波抑制高達(dá)55 dB，對(duì)三倍頻輸出信號(hào)衰減15 dB。三倍頻后，輸出中心頻率為3.6 GHz，帶寬為600 MHz的Chirp-UWB信號(hào)。
(4)由于倍頻器沒(méi)有對(duì)輸入信號(hào)進(jìn)行濾波，在倍頻器的輸出后面增加了Mini公司HFCN-3100+型號(hào)的高通濾波器，它對(duì)帶外信號(hào)的抑制達(dá)到30 dB。從圖8中可以看出，信號(hào)帶外抑制接近30 dB，可以滿足系統(tǒng)正常通信要求。
4 系統(tǒng)性能和非理想因素分析
4.1 系統(tǒng)性能分析
該系統(tǒng)工作時(shí)鐘為400 MHz，最大頻率分辨率為：400 MHz×(1/216)=6.104 kHz，產(chǎn)生基帶chirp信號(hào)的帶寬范圍為4 MHz～100 MHz。當(dāng)Chirp基帶信號(hào)的掃頻帶寬為B0時(shí)，其時(shí)寬可以表述為：
其中fs為采樣頻率，N為相位位寬，μ″為頻率增量。對(duì)于產(chǎn)生基帶帶寬為100 MHz的chirp信號(hào)，當(dāng)頻率增量μ″=1時(shí)得到掃頻信號(hào)的最大時(shí)寬，Tchip=40.96 μs；當(dāng)頻率增量μ″=128時(shí)得到最小時(shí)寬，Tchip=0.32 μs。因?yàn)楫?dāng)μ″>128時(shí)，基帶采樣點(diǎn)之間的頻率間隔將大于128×6.104 kHz=781.25 kHz，經(jīng)過(guò)上變頻和倍頻后，頻率間隔將進(jìn)一步增大，反映到輸出信號(hào)上的特征是信號(hào)頻譜不連續(xù)，脈沖壓縮增益和頻譜壓縮增益急劇下降。所以該系統(tǒng)產(chǎn)生帶寬為600 MHz（基帶100 MHz）的chirp-UWB信號(hào)的最低碼片速率為24.414 Kchip/s，最高碼片速率可以達(dá)到3.125 Mchip/s，碼片速率的步進(jìn)為24.414 Kchip/s。
4.2 系統(tǒng)的非理想因素分析
系統(tǒng)的每個(gè)組成部分都可能存在非理想因素。本文主要針對(duì)CORDIC算法、DAC、正交調(diào)制器和倍頻器存在的非理想因素做一定的分析。
CORDIC算法的非理想因素主要由流水線結(jié)構(gòu)中的移位器和累加器位數(shù)有限和流水結(jié)構(gòu)級(jí)數(shù)有限造成。前者導(dǎo)致舍位誤差，后者造成旋轉(zhuǎn)角度誤差。對(duì)于chirp信號(hào)，因?yàn)轭l率隨著時(shí)間改變，每次累加的相位值不同，不易產(chǎn)生周期性誤差信號(hào)，所以在頻域上不會(huì)形成雜散頻率分量，但會(huì)抬高系統(tǒng)的整體噪聲。在本方案中，CORDIC迭代運(yùn)算流水結(jié)構(gòu)為13級(jí)，移位器和累加器位寬為16。經(jīng)過(guò)13次迭代后收斂，角度誤差小于0.005 493°，幅度誤差小于10-6。
DAC的非理想性是指DAC的積分非線性、差分非線性、DAC轉(zhuǎn)換過(guò)程中出現(xiàn)的毛刺、時(shí)鐘泄漏和上升時(shí)間、下降時(shí)間等[9，10]。低速數(shù)模轉(zhuǎn)換時(shí)，DAC的非理想性對(duì)輸出信號(hào)的影響主要來(lái)自幅度的有限位量化，影響不顯著；但隨著時(shí)鐘的提高，DAC的非線性會(huì)逐漸成為影響頻譜質(zhì)量的主要因素，特別是當(dāng)DAC的上升時(shí)間和下降時(shí)間與時(shí)鐘頻率可以比擬時(shí)，DAC的動(dòng)態(tài)特性會(huì)給輸出信號(hào)頻譜帶來(lái)雜散分量。本方案中，雙通道16 bit DAC采樣率在380 MS/s~460 MS/s范圍時(shí)，輸出信號(hào)相對(duì)穩(wěn)定，具有73 dBc的增益。為了最大限度地減弱非理想因素對(duì)DAC運(yùn)行的影響，本方案做了如下工作：
(1)DAC與FPGA共用一個(gè)400 MHz的時(shí)鐘源來(lái)保證其運(yùn)行的同步。
(2)要求DAC兩路輸入輸出的布線長(zhǎng)度一致以減少兩路輸入輸出信號(hào)幅相的差異。
(3)對(duì)DAC設(shè)置2倍插值以提高過(guò)采樣增益。
(4)利用DAC自帶的增益控制和失調(diào)校準(zhǔn)功能來(lái)提高兩路輸出信號(hào)幅相的一致性。
正交調(diào)制器的非理想因素主要是由輸入I、Q兩路正交基帶信號(hào)的直流偏置差異和幅相不平衡引起載頻泄漏和鏡像分量[11]。載頻泄漏對(duì)于信號(hào)頻譜的影響表現(xiàn)在頻譜中央出現(xiàn)單根譜線，鏡像干擾則表現(xiàn)為帶內(nèi)出現(xiàn)粗糙起伏。在本方案中，對(duì)鏡像和載漏分量的抑制大于-41 dB，鏡像和載漏經(jīng)匹配濾波后趨于發(fā)散，主要形成噪聲基底，所以對(duì)信號(hào)的脈沖壓縮和頻譜壓縮性能影響很小。但當(dāng)正交調(diào)制器對(duì)鏡像和載漏的抑制小于-35 dB時(shí)，經(jīng)過(guò)倍頻后鏡像和載漏的影響將得到放大，對(duì)輸出信號(hào)頻譜質(zhì)量影響嚴(yán)重。另外，經(jīng)M次倍頻后，信噪比和雜噪比都將損失20lgM dB[12]。
本文利用CORDIC迭代運(yùn)算結(jié)合正交上變頻和倍頻技術(shù)，實(shí)現(xiàn)了帶寬和時(shí)寬可控的可變速率Chirp-UWB信號(hào)產(chǎn)生系統(tǒng)。相對(duì)于采用查找表法實(shí)現(xiàn)相同帶寬、相同精度的基帶線性調(diào)頻信號(hào)，CORDIC算法多消耗了0.5%的邏輯單元，但節(jié)省了13%的存儲(chǔ)器資源,并且所產(chǎn)生的信號(hào)同樣能達(dá)到查找表法產(chǎn)生信號(hào)的性能，且參數(shù)設(shè)置更為靈活。經(jīng)測(cè)試，該方案產(chǎn)生的信號(hào)波形穩(wěn)定，輸出信號(hào)的脈沖壓縮和頻譜壓縮性能良好，已成功應(yīng)用于某超寬帶通信系統(tǒng)。
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