數(shù)字衛(wèi)星通信系統(tǒng)中的發(fā)射機(jī)設(shè)計(jì)與實(shí)現(xiàn)是一項(xiàng)重要內(nèi)容，合理選擇DAC芯片能更好地保證系統(tǒng)的可靠性、穩(wěn)定性，并提供靈活的可配置能力。AD9857是ADI公司推出的一款性能優(yōu)異的14位D/A轉(zhuǎn)換芯片，采樣速率為200 MHz，動(dòng)態(tài)性能為80 dB SFDR@65 MHz（±100 kHz）Aout，擁有8位輸出幅度控制[1]。AD9857集成了一個(gè)高速DDS、一個(gè)14位DAC、時(shí)鐘倍頻器電路以及各種數(shù)字濾波器。它可以工作在通用I/Q正交調(diào)制模式、單音DDS模式和內(nèi)插DAC模式。另外，AD9857可以通過內(nèi)部寄存器靈活地配置其工作狀態(tài)，內(nèi)部寄存器可同時(shí)寄存四種配置狀態(tài)，外部可通過兩個(gè)PS選擇信號(hào)靈活地選擇DA的工作狀態(tài)。
1 AD9857的功能與技術(shù)特性
    AD9857內(nèi)部有4個(gè)信號(hào)處理模塊：固定與可調(diào)2級(jí)內(nèi)插CIC濾波器、32位DDS核、正交調(diào)制以及輸出幅度控制、14位DAC核。其內(nèi)部基本結(jié)構(gòu)如圖1所示[1]。

    AD9857主要功能包括：
    (1)具有I/Q正交調(diào)制功能，有增益及偏移調(diào)整功能；
    (2)內(nèi)置32位低功耗DDS核，可產(chǎn)生精確的調(diào)制載波頻率；
    (3)具有4×~20×的基準(zhǔn)時(shí)鐘倍頻器，可以靈活地調(diào)整系統(tǒng)時(shí)鐘；
    (4)具有8位輸出幅度控制，可靈活地控制輸出幅度；
    (5)具有8×~252×的可調(diào)內(nèi)插濾波器，可靈活地配置上變頻速率；
    (6)具有反CIC濾波器和反SINC濾波器，可有效地補(bǔ)償CIC和采樣延遲帶來的失真；
    (7)14位D/A轉(zhuǎn)換，最大輸出電流5 mA~20 mA可變，通過外接電阻進(jìn)行調(diào)整。
2 AD9857的典型電路應(yīng)用
    AD9857電路模塊接口主要包括數(shù)字輸入接口、模擬輸出接口、時(shí)鐘接口、同步配置接口等，如圖2所示。

2.1 數(shù)字輸入接口
    AD9857提供一個(gè)14位的數(shù)據(jù)輸入口DATA_IN<13：0>。AD9857提供了PDCLK輸出用于輸入數(shù)據(jù)的同步，在PDCLK的上升沿輸入數(shù)據(jù)，PDCLK為I或Q路數(shù)據(jù)速率的兩倍，所以在輸入到AD9857之前，I、Q兩路數(shù)據(jù)要準(zhǔn)確地合成一路數(shù)據(jù)。
2.2 模擬輸出接口
    IOUT為AD9857的模擬輸出接口，DAC_RESET為DAC參考電流設(shè)置管腳，通過調(diào)整外接電阻RSET的大小來調(diào)整DA的最大輸出電流，具體公式如下[1]：
    RSET=39.93/IOUT                    (1)
    由于最大輸出電流會(huì)影響到DAC的SFDR性能，所以規(guī)定最大輸出電流調(diào)整范圍為5 mA-20 mA。本文在實(shí)際應(yīng)用中取RSET為2 k&Omega;,最大輸出電流為20 mA。
    IOUT的實(shí)際輸出可以通過內(nèi)部的輸出幅度控制模塊來調(diào)整。它由一個(gè)8位的乘法器實(shí)現(xiàn)，最高位權(quán)值為20，最低位權(quán)值為2-7，可實(shí)現(xiàn)乘法器的調(diào)節(jié)范圍為0～1.992 187 5。
2.3 時(shí)鐘接口
    AD9857的時(shí)鐘接口主要包括REFCLK、SCLK、PDCLK。
    REFCLK為外部參考時(shí)鐘輸入，外部參考時(shí)鐘通過內(nèi)部時(shí)鐘倍頻器倍頻產(chǎn)生系統(tǒng)時(shí)鐘，系統(tǒng)時(shí)鐘的最大值是200 MHz，實(shí)際應(yīng)用中應(yīng)根據(jù)外部電路晶振時(shí)鐘以及所需要的系統(tǒng)時(shí)鐘合理地配置時(shí)鐘倍頻器的倍頻值；
    SCLK為串口時(shí)鐘，用于串口數(shù)據(jù)輸入輸出的同步以及內(nèi)部狀態(tài)機(jī)的運(yùn)行，每次SCLK的上升沿輸入1 bit數(shù)據(jù)，一個(gè)完整的系統(tǒng)配置周期可分為指令周期和數(shù)據(jù)周期，指令周期大小為1 B，即8個(gè)SCLK時(shí)鐘上升沿，數(shù)據(jù)周期則根據(jù)指令周期設(shè)定的值確定大小，可為1 B～4 B，這里要注意的是外部寫數(shù)據(jù)字節(jié)的大小必須與指令周期中指定的大小保持一致，否則會(huì)出現(xiàn)不同步的情況。
    PDCLK為AD9857的輸出信號(hào)，用于并行數(shù)據(jù)輸入的同步。這里需要注意的是，通用I/Q正交調(diào)制模式下，PDCLK為IQ合路數(shù)據(jù)的時(shí)鐘，即I、Q單路數(shù)據(jù)時(shí)鐘的兩倍。
2.4 同步配置接口
    SCLK、SDIO、SDO、SYNCIO、PS1和PS0為AD9857的同步配置接口。SCLK提供同步配置數(shù)據(jù)的輸入時(shí)鐘；SDIO為串行數(shù)據(jù)輸入輸出接口，可通過內(nèi)部寄存器配置其為輸入單向或輸入輸出雙向；SDO為當(dāng)SDIO被配置為輸入單向時(shí)用于串行數(shù)據(jù)輸出的端口；SYNCIO為串口同步接口，當(dāng)該管腳被置高電平時(shí)根據(jù)內(nèi)部寄存器的分配，AD9857可同時(shí)配置四種狀態(tài)并寄存，PS0和PS1用于對(duì)這四種狀態(tài)進(jìn)行選擇。
2.5 其他接口
    AD9857還有一些控制及檢測(cè)接口，包括復(fù)位RESET、使能TXENABLE、內(nèi)部鎖相環(huán)鎖定提示、PLL_LOCK和CIC溢出標(biāo)志CIC_OVERFL。
3 基于AD9857的衛(wèi)星通信發(fā)射機(jī)實(shí)現(xiàn)方案
    本文基于軟件無線電中頻數(shù)字化的設(shè)計(jì)思想，結(jié)合AD9857的功能特性，設(shè)計(jì)了一種DQPSK衛(wèi)星通信發(fā)射機(jī)的實(shí)現(xiàn)方案[2][4]。功能結(jié)構(gòu)框圖如圖3所示。
    在該實(shí)現(xiàn)方案中，AD9857實(shí)現(xiàn)了CIC上變頻濾波、DQPSK正交調(diào)制、DA轉(zhuǎn)換三個(gè)功能，如圖4所示。

    AD9857前面的功能模塊在FPGA中實(shí)現(xiàn)[3]，另外FPGA中還實(shí)現(xiàn)了AD9857的控制模塊，具體結(jié)構(gòu)如圖5所示。

    其中，Syn_serial_rx模塊實(shí)現(xiàn)卷積編碼和插入獨(dú)特字EB90；Dqpsk_coder模塊實(shí)現(xiàn)差分編碼；Rcos_fir模塊對(duì)IQ兩路數(shù)據(jù)進(jìn)行成型濾波；DAC_par2ser模塊對(duì)IQ兩路數(shù)據(jù)進(jìn)行合路；Dac_control模塊實(shí)現(xiàn)對(duì)AD9857的配置和控制；Da_cache模塊控制AD9857輸入數(shù)據(jù)的時(shí)序，使AD9857的輸入數(shù)據(jù)嚴(yán)格按照I1Q1I2Q2&hellip;InQn的順序輸入。
    AD9857的具體配置見表1。

    圖6、圖7給出了AD9857配置為12.288 MHz時(shí)輸出信號(hào)的實(shí)測(cè)頻譜圖和星座圖。

    由圖7星座圖可知，AD9857輸出的中頻信號(hào)EVM為0.756%，具有良好的輸出特性。
4 AD9857應(yīng)用的關(guān)鍵問題和解決方案
    通過實(shí)際的設(shè)計(jì)實(shí)現(xiàn)和測(cè)試，本文提出在AD9857的使用過程中應(yīng)該注意以下問題：
    (1)輸入數(shù)據(jù)的IQ兩路對(duì)齊：由于AD9857要求輸入IQ兩路依次串行輸入方式，而通信IQ正交調(diào)制后信號(hào)形式為IQ兩路正交并行輸出，故需先將信號(hào)轉(zhuǎn)換為I1Q1I2Q2&hellip;&hellip;InQn的形式，然后使用TXENABLE信號(hào)確定第一個(gè)有效數(shù)據(jù)，以形成I1+jQ1，I2+jQ2&hellip;Ii+jQi的等效低通形式的復(fù)信號(hào)，再在內(nèi)部進(jìn)行正交上變頻?？梢姶_定第一個(gè)有效數(shù)據(jù)極為重要，否則將形成Qi+jI(i+1)的錯(cuò)誤，導(dǎo)致無法正常接收。這就需要綜合考慮系統(tǒng)復(fù)位信號(hào)、數(shù)據(jù)時(shí)鐘、DA內(nèi)部鎖相環(huán)提示信號(hào)dac_pll_lock和信號(hào)使能信號(hào)TXENABLE之間的時(shí)序關(guān)系，嚴(yán)格保證時(shí)序關(guān)系。
    (2)串口配置速率：在AD9857的datasheet中，串口配置速率可以設(shè)到10 MHz，但在發(fā)射機(jī)設(shè)計(jì)調(diào)試過程中發(fā)現(xiàn)，當(dāng)串口配置速率設(shè)到3 MHz或者更高時(shí)，AD9857會(huì)出現(xiàn)上電配置不穩(wěn)定的情況，直接表現(xiàn)就是發(fā)射信號(hào)的星座圖EVM變差，從而導(dǎo)致接收機(jī)解調(diào)出錯(cuò)，誤碼增加的現(xiàn)象。而當(dāng)把配置速率降低到300 kHz后，星座圖EVM變好。因此，在AD9857的使用過程中，串口配置速率要配置在一個(gè)較低的水平，以保證DA配置穩(wěn)定。
    AD9857是一款高精度、高性能并具有豐富功能的14位D/A轉(zhuǎn)換芯片，可以應(yīng)用于單載波的寬帶無線通信系統(tǒng)的D/A轉(zhuǎn)換。通過其內(nèi)部的頻率搬移功能，AD9857可以輸出模擬中頻信號(hào)，再通過一級(jí)混頻器就可以直接變頻成射頻信號(hào)，從而節(jié)省了一級(jí)模擬中頻電路，大大簡化了發(fā)射模擬通道設(shè)計(jì)。AD9857可以廣泛應(yīng)用于基于軟件無線電思想的衛(wèi)星通信以及地面寬帶無線通信系統(tǒng)。
參考文獻(xiàn)
[1] AD9857 Datasheet[S].Analog Devices，2004.
[2] PROAKIS J G著.數(shù)字通信(第四版)[M].張力軍，鄭寶玉，譯.北京：電子工業(yè)出版社，2003.
[3] 西瑞克斯(北京)通信設(shè)備有限公司.無線通信的MATLAB和FPGA實(shí)現(xiàn)[M].北京：人民郵電出版社，2009.
[4] MARINA R.Transmitter model for the design of communication satellites[J].IEEE Transactions on Aerospace and  Electronic systems，1999，35(1)：31-42.