半導(dǎo)體工藝的進(jìn)步，使芯片的集成規(guī)模越來(lái)越大，芯片的時(shí)鐘頻率越來(lái)越高，導(dǎo)致信號(hào)的上升/下降時(shí)間變短。當(dāng)時(shí)鐘頻率超過(guò)50 MHz時(shí)，PCB的信號(hào)走線必須以傳輸線考慮。
1 信號(hào)完整性概述
    信號(hào)完整性是指信號(hào)在電路中以正確的時(shí)序和電壓做出響應(yīng)的能力。反之，如果信號(hào)在電路中不能以正確的時(shí)序和電壓電平做出響應(yīng)，就意味著出現(xiàn)了信號(hào)完整性問(wèn)題。反射和串?dāng)_是導(dǎo)致信號(hào)完整性問(wèn)題的比較普遍的因素[1]。
    反射是傳輸線上的回波。如果傳輸線上阻抗不連續(xù)，就會(huì)引起信號(hào)的反射。反射信號(hào)分量的大小主要由反射系數(shù)決定[2]。反射系數(shù)的計(jì)算如式(1)：
  
其中，Z0是傳輸線的特征阻抗，Zt是導(dǎo)致不連續(xù)的阻抗。
    傳輸線的特征阻抗Z0定義為傳輸線上任意點(diǎn)處電壓與電流的比值。在PCB設(shè)計(jì)中，傳輸線主要考慮微帶線和帶狀線兩種。因此，在計(jì)算特征阻抗時(shí)應(yīng)該根據(jù)相應(yīng)的傳輸線類(lèi)型去近似計(jì)算[3]。微帶線的特征阻抗計(jì)算公式如式(2)：
  
其中，W(mm)為導(dǎo)體寬度，T(mm)為導(dǎo)體厚度，H(mm)為介電體厚度，εr為電路板材料的介電常數(shù)。
    串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，由于電磁場(chǎng)的相互耦合而在相鄰信號(hào)線上產(chǎn)生的不期望噪聲電壓干擾信號(hào)，即不同傳輸線之間的能量耦合。如圖1所示。

    串?dāng)_是互容Cm和互感Lm聯(lián)合作用的結(jié)果。通常定義被干擾傳輸線接近驅(qū)動(dòng)器一端的串?dāng)_為近端串?dāng)_（也稱(chēng)后向串?dāng)_），被干擾傳輸線遠(yuǎn)離驅(qū)動(dòng)器一端的串?dāng)_為遠(yuǎn)端串?dāng)_（也稱(chēng)前向串?dāng)_）[4]。
    互感即感性耦合，是由已驅(qū)動(dòng)的傳輸線上電流變化產(chǎn)生的磁場(chǎng)在沒(méi)有被驅(qū)動(dòng)的傳輸線上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾?；ジ蠰m的幅值可以通過(guò)式(4)計(jì)算：
 

2 信號(hào)完整性的解決辦法
2.1 反射的解決措施
    傳輸線上的反射會(huì)對(duì)數(shù)字系統(tǒng)的性能造成嚴(yán)重的負(fù)面影響。因此，必須采取有效措施對(duì)反射進(jìn)行抑制。根據(jù)反射產(chǎn)生的原因，本質(zhì)上有三種辦法可以減小反射的影響：(1)降低系統(tǒng)頻率；(2)縮短PCB走線；(3)在傳輸線兩端分別端接一個(gè)與傳輸線特征阻抗相匹配的阻抗，以消除反射。相比之下，只有第三種方法是比較合理的。
    采用阻抗匹配的辦法主要有兩個(gè)策略：(1)在負(fù)載端進(jìn)行匹配，即并聯(lián)端接匹配；(2)在信號(hào)源端進(jìn)行匹配，即串聯(lián)端接匹配。從系統(tǒng)設(shè)計(jì)角度看，應(yīng)優(yōu)先選擇策略(1)，因?yàn)樗谛盘?hào)能量返回源端之前就消除了反射，即消除一次反射，可以減小噪聲、電磁干擾（EMI）以及射頻干擾（RFI）。策略(2)實(shí)現(xiàn)比較簡(jiǎn)單，在實(shí)踐中也得到廣泛應(yīng)用[7]。
2.2 串?dāng)_的解決措施
    串?dāng)_是由多種因素綜合作用的結(jié)果。在PCB設(shè)計(jì)中完全消除串?dāng)_是不可能的，只能采取有效措施最大限度地抑制它，只要把串?dāng)_抑制在噪聲允許范圍內(nèi)既可。通過(guò)對(duì)串?dāng)_產(chǎn)生的原因分析，在PCB設(shè)計(jì)時(shí)可以采取以下措施抑制串?dāng)_：在空間足夠大的情況下，可以盡量增加布線之間的距離；盡量減少相鄰網(wǎng)絡(luò)之間布線的平行長(zhǎng)度；相鄰兩層之間布線應(yīng)該采取垂直布線，以減少相鄰層間串?dāng)_；可以在兩線之間插入地線，或者采用布地線屏蔽關(guān)鍵的信號(hào)線[8，9]。
3 信號(hào)完整性仿真結(jié)果分析
3.1 本系統(tǒng)硬件結(jié)構(gòu)
    本系統(tǒng)采用三星S3C6410處理器，主頻高達(dá)667 MHz，PCB設(shè)計(jì)采用8層結(jié)構(gòu)。主要采用兩片32 MHz的DDR SDRAM，一片128 MHz的NAND FLASH，一片32 MHz的NOR FALSH，網(wǎng)卡接口，CAMERA標(biāo)準(zhǔn)接口和其他一些外圍接口。S3C6410處理器和其他芯片都是高集成度芯片，布線寬度采用3 mil～4 mil。
3.2 仿真環(huán)境和模型
    目前業(yè)界主要有三大公司的EDA工具可進(jìn)行信號(hào)完整性仿真分析，即Cadence的SpecctraQuest、Mentor公司的Hyperlynx和Ansoft公司的SIwave[10]。由于整個(gè)系統(tǒng)的PCB是利用Cadence工具進(jìn)行設(shè)計(jì)的，因此，本文選擇SpecctraQuest作為仿真分析的軟件。
    用于板級(jí)仿真的器件模型主要有spice和IBIS。IBIS作為行為級(jí)模型，它的仿真精度經(jīng)過(guò)實(shí)踐驗(yàn)證完全滿(mǎn)足仿真分析所需要的精度。因此，本系統(tǒng)的仿真模型采用IBIS模型。
3.3 仿真結(jié)果分析
3.3.1 反射仿真分析
    在本系統(tǒng)中，從S3C6410到DDR SDRAM的差分時(shí)鐘信號(hào)SCLK和SCLKN的頻率高達(dá)133 MHz，是一個(gè)十分關(guān)鍵的信號(hào)，網(wǎng)路拓?fù)淙鐖D2所示。

    通過(guò)仿真分析得知，在沒(méi)有進(jìn)行阻抗匹配時(shí)，信號(hào)質(zhì)量很差。圖3顯示了差分信號(hào)波形。由圖3可以看出差分對(duì)接收端的差模信號(hào)波形嚴(yán)重失真。因此，需要進(jìn)行阻抗匹配，采用單電阻跨接匹配方式。通過(guò)考慮整個(gè)差分網(wǎng)絡(luò)拓?fù)?，利用公?1)、(2)和(3)，最后折算匹配阻抗值大約為470 Ω。經(jīng)過(guò)單電阻跨接匹配后的差分信號(hào)波形如圖4所示。由圖4可見(jiàn)，經(jīng)過(guò)阻抗匹配后的差模信號(hào)具有很好的信號(hào)完整性。圖5顯示了實(shí)測(cè)的時(shí)鐘信號(hào)波形。

3.3.2 串?dāng)_仿真分析
    本系統(tǒng)的視頻信號(hào)也是一個(gè)關(guān)鍵信號(hào)，對(duì)噪聲更敏感。因此，需要把視頻信號(hào)網(wǎng)絡(luò)XDACOUT_0的相鄰網(wǎng)絡(luò)(XEINT0_KPROW0_GPN0和XM0RNB)對(duì)它的串?dāng)_噪聲進(jìn)行抑制。

    圖6是沒(méi)有進(jìn)行布線改善的串?dāng)_拓?fù)淠Ｐ汀Ｍㄟ^(guò)給XEINT0_KPROW0_GPN0和XM0RNB網(wǎng)絡(luò)發(fā)高電平脈沖，監(jiān)測(cè)XDACOUT_0網(wǎng)絡(luò)的信號(hào)波形，此時(shí)XDACOUT_0網(wǎng)絡(luò)的串?dāng)_噪聲波形如圖7所示，串?dāng)_噪聲達(dá)到了219.735 mV，這是難以接受的。

    因此必須采取相關(guān)串?dāng)_抑制措施來(lái)改善布線，根據(jù)板子布線空間的實(shí)際情況，通過(guò)增加X(jué)DACOUT_0與相鄰網(wǎng)絡(luò)之間的間距，減少平行走線的長(zhǎng)度，在網(wǎng)絡(luò)XDACOUT_0和XM0RNB之間布地線進(jìn)行屏蔽。經(jīng)過(guò)以上措施進(jìn)行改善布線后，提取的拓?fù)淙鐖D8所示。改善后的串?dāng)_噪聲波形如圖9所示。由圖可知，串?dāng)_噪聲只有5.5481 mV，得到了很好的抑制，滿(mǎn)足了設(shè)計(jì)要求。圖10顯示了實(shí)測(cè)的視頻信號(hào)波形。

    本文通過(guò)介紹信號(hào)完整性理論，對(duì)串?dāng)_和反射的成因進(jìn)行探討。利用Cadence公司的軟件SpecctraQuest，以基于ARM11架構(gòu)的S3C6410為主處理器嵌入式系統(tǒng)為載體進(jìn)行信號(hào)完整性仿真分析。解決了DDR SDRAM的差分時(shí)鐘信號(hào)的反射問(wèn)題和視頻信號(hào)的串?dāng)_問(wèn)題。本嵌入式系統(tǒng)經(jīng)過(guò)實(shí)際調(diào)試后的時(shí)鐘信號(hào)和視頻信號(hào)滿(mǎn)足設(shè)計(jì)要求，系統(tǒng)能夠穩(wěn)定工作。因此，在高速電路設(shè)計(jì)中，利用信號(hào)完整性理論進(jìn)行仿真分析，對(duì)于指導(dǎo)工程實(shí)踐具有重要的意義。
參考文獻(xiàn)
[1] 董小軍，陳巖，楊忠孝.高速數(shù)字電路信號(hào)完整性問(wèn)題分析與解決方案[J].中國(guó)測(cè)試，2010，36(2).
[2] 孫宇貞.高速電路的信號(hào)完整性分析[J].電子技術(shù)應(yīng)用，2005，31(3).
[3] STEPHEN H.Hall，GARRETT W.Hall James A.McCall.高速數(shù)字系統(tǒng)設(shè)計(jì)-互連理論與設(shè)計(jì)實(shí)踐手冊(cè)[M]，伍微，譯. 北京：機(jī)械工業(yè)出版社，2005.
[4] 李小平，黃卡瑪，陳誼.高速電路中串?dāng)_問(wèn)題的仿真分析及解決對(duì)策[J].電訊技術(shù)，2005(1).
[5] BRAIN Y.Digital signal integrity-modeling and simulation  with interconnects and package，Prentice Hall PTR，2001.
[6] 喬洪.高速PCB串?dāng)_分析及其最小化[J].中國(guó)集成電路.2007(4).
[7] 楊洪軍.信號(hào)完整性分析及其在高速PCB設(shè)計(jì)中的應(yīng)用[D].成都：電子科技大學(xué)，2006.
[8] 王愛(ài)珍.高速數(shù)字PCB板設(shè)計(jì)中的信號(hào)完整性分析[J]. 現(xiàn)代電子技術(shù)，2009(1).
[9] KUSHAL R.T，RAYMOND P.P.Signal integrity consideration   in high density digital signal processing boards[J].Electromagnetic Interference & Compatibility，2008.
[10] Xu Kaihua，Zhou Jun，Liu Yuhua，et al.Signal integrity    research of high speed circuit of embedded system[C].  International Conference on Frontier of Computer Science and   Technology，2009.