0 引言

    集成電路的生產(chǎn)成本以測試開發(fā)、測試時間以及測試設備為主。模擬電路一般只占芯片面積的10％左右，測試成本卻占總測試成本的主要部分。所以，削減模擬部分的測試成本將有利于芯片的設計與生產(chǎn)。數(shù)字電路有很多成熟的可測性設計技術(design fortest，DFT)，模擬電路測試還未發(fā)展到如此成熟，缺乏完善的模型進行自動化測試。隨著集成電路的發(fā)展，混合信號芯片功能越來越復雜，但芯片I／O口數(shù)量跟不上芯片發(fā)展的規(guī)模，導致很多電路節(jié)點變得不可控制或(與)不可觀察，加大了測試工作的難度。
    典型模擬電路有放大器、濾波器等各種線性和非線性電路，通常包含若干串聯(lián)結構的模塊。本文從系統(tǒng)結構出發(fā)，針對串聯(lián)結構電路提出一種可測性設計方案，增加較少的I／O口，使外部測試設備可以控制觀察內部的各個模塊，這些增加的。I／O數(shù)目不隨內部模塊數(shù)目而變化，同時該結構還可以兼容邊界掃描技術。

1 系統(tǒng)級的可測性設計
1．1 控制觀察模塊
    控制觀察模塊(control observe module，COM)的等效模型如圖1(a)所示。由開關1、開關2、開關3上的高低電平組成模塊工作的指令碼(Instruction Code)。如圖1(b)分別有透明模式，測試觀察模式和測試輸入模式。控制這三種模式的指令碼分別為010，100，001?？墒瓜到y(tǒng)電路和嵌入式模塊間建立各種通路連接方式。

1．2 基本原理
    如圖2所示，In是原始輸入端，Out是原始輸出端，在M1(模擬電路模塊1)、M2(模擬電路模塊2)和M3(模擬電路模塊3)之間插入COM，AB1和AB2是測試端口，其中AB1為COM觀察輸出端，AB2為COM控制輸入端，IR(指令寄存器)與COM模式端連接，所有IR串聯(lián)連接，在clk作用下串行輸入指令碼，rst為置零端。

    當COM1和COM2為透明模式時，輸入In的信號經(jīng)M1，M2和M3到輸出Out，測試整個通路，指令碼為O10010：
    當COM1為測試觀察模式，COM2為測試控制模式時，由通路In→M1→COM1→AB1可以單獨測試M1，由通路AB2→COM2→M3→Out可以單獨測試M3，指令碼為100001；
    當COM1為測試控制模式，COM2為測試觀察模式時，由通路AB2→COM1→M2→COM2→AB1可以單獨測試M2，指令碼為001100；
    當COM1為透明模式，COM2為測試觀察模式時，由通路In→M1→COM1→M2→COM2→AB1可以單獨測試M1與M2組成的串聯(lián)結構，指令碼為0101 00；
    當COM1為測試控制模式，COM2為透明模式時，由通路AB2→COM1→M2→COM2→M3→Out可以單獨測試M2與M3組成的串聯(lián)結構，指令碼為001 010。
    對于n個模擬電路模塊，通過合適的指令碼也可以隔離若干內部模塊進行單獨測試。

2 DFT結構的具體實現(xiàn)與仿真
2．1 COM模塊和指令寄存器的實現(xiàn)
    COM模塊內部的模擬開關選擇雙向傳輸性好的時鐘控制CMOS互補門實現(xiàn)。為了有效傳輸信號，傳輸門導通電阻不能隨輸入信號的變化而有太大的波動。它的導通電阻計算如下：
    
    傳輸門導通電阻基本不受輸入信號的影響。經(jīng)仿真，該互補開關的-3 dB帶寬達到121．8 MHz，可以滿足大多數(shù)模擬電路的帶寬要求。
    指令寄存器模塊用來實現(xiàn)指令移位傳輸以及存儲的功能，它由D觸發(fā)器組成的移位寄存單元實現(xiàn)，并且加入了異步置零端。
2．2 整體結構的實現(xiàn)與驗證仿真
    在模擬電路設計中多級運算放大器的使用很常見，作為驗證，模擬電路模塊M1～M3選擇運算放大器緩沖模塊，對電路進行DFT設計，使用Cadence軟件，基于0．5 μm CMOS工藝庫對該DFT結構進行功能仿真分析。
     指令寄存器置零時所有開關斷開，輸入信號為偏置2 V，振幅1 V的1 MHz正弦波，各輸出端被截止。圖3是在各種指令碼下，電路信號傳輸?shù)姆抡娣治?，輸入信號均能通過特定通路有效傳輸?shù)街付ㄝ敵龆丝凇?/p>

3 與邊界掃描技術的兼容性
    邊界掃描測試技術在降低產(chǎn)品測試成本，提高產(chǎn)品質量和可靠性以及縮短產(chǎn)品上市時間等方面有顯著的優(yōu)點，目前在數(shù)字電路的測試中已得到很多應用。它也可應用于混合信號測試，圖4就是一種混合信號芯片測試方案。本文設計的DFT結構中指令寄存器串接在IEEE 1149．1標準中的掃描寄存器后，共用時鐘信號，可以進行聯(lián)合測試，并且進一步減少了模擬部分額外引出的端口數(shù)。

4 結語
    本文針對串聯(lián)結構的模擬集成電路提出一種可測性設計結構，提高了電路的可控制性及可觀察性，實現(xiàn)對電路整體以及內部單一或幾個相鄰模塊的測試。仿真分析證明，該結構簡單有效，只需額外引出5個PAD，數(shù)目少，靈活性高，不隨模塊數(shù)增加而變化，并可兼容邊界掃描技術。不過，在提高可測試性的同時，會在一定程度上增加芯片的面積和功耗。