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基于FPGA的梳狀譜通信干擾信號(hào)設(shè)計(jì)與研究
  • 基于FPGA的梳狀譜通信干擾信號(hào)設(shè)計(jì)與研究

    為了有效測(cè)試通信電臺(tái)的實(shí)際抗干擾性能,提出了一種基于FPGA的高斯白噪聲梳狀譜干擾信號(hào)設(shè)計(jì)方案,相比傳統(tǒng)隨機(jī)相位調(diào)頻梳狀譜干擾,在對(duì)抗寬帶通信系統(tǒng)時(shí)干擾效果更強(qiáng)。該方案以FPGA為核心,通過(guò)改進(jìn)Ziggurat算法和DDS技術(shù)實(shí)現(xiàn)梳狀譜干擾信號(hào)的生成,在滿足高速、高性能的同時(shí),具有較強(qiáng)的靈活性。并通過(guò)DA芯片輸出,實(shí)現(xiàn)了3~11個(gè)梳狀譜信號(hào)的生成。實(shí)驗(yàn)結(jié)果表明:生成的梳狀譜干擾信號(hào)頻率控制誤差小于0.001%,干擾效果量化一個(gè)指標(biāo)。

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【視頻】吉時(shí)利Model 2100產(chǎn)品簡(jiǎn)介

<p> 吉時(shí)利Model 2100產(chǎn)品簡(jiǎn)介,吉時(shí)利工程師演示Model 2100的具體操作,展示產(chǎn)品特點(diǎn)</p>

發(fā)表于:3/2/2010

【視頻】專訪奧吉通總經(jīng)理鄭琪:做嵌入式軟件領(lǐng)域的IBM

<p> 嵌入式軟件和硬件密切相關(guān),要搭建環(huán)境(它的運(yùn)行、測(cè)試)必須帶有硬件的很多特征。這種特征的方式有很多,如全數(shù)字、半物理、全物理等,這里提到的“全”和“半”主要是基于對(duì)嵌入式軟件構(gòu)件運(yùn)行環(huán)境而言,所考慮它所涉及到的方面,涉及到哪些硬件特征,應(yīng)該深入到哪個(gè)層次上 都有關(guān)聯(lián)。所以出現(xiàn)各種不同的方法,這也是我們理念的先進(jìn)性所在之處。</p>

發(fā)表于:3/2/2010

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