采用靈活的汽車FPGA提高SoC級(jí)集成和降低物料成本[可編程邏輯][其他]

汽車設(shè)計(jì)的商業(yè)方面正變得越來越重要。在一項(xiàng)基于 391 種不同尺寸設(shè)計(jì)的哈佛大學(xué)研究中人們發(fā)現(xiàn)，平均 ASIC SOC 設(shè)計(jì)需要十四到二十四人月，而平均 FPGA 設(shè)計(jì)則需要六到十二人月。這是在開發(fā)時(shí)間方面存在的 55% 的平均差距，這表示可以通過 FPGA 設(shè)計(jì)加快時(shí)間關(guān)鍵設(shè)計(jì)的上市速度，同時(shí)還可降低設(shè)計(jì)成本和開銷。另一項(xiàng)通常不被計(jì)入開發(fā)成本公式的主要因子是 NRE（非重發(fā)性設(shè)計(jì)成本）和掩膜費(fèi)用。在 90 納米工藝技術(shù)節(jié)點(diǎn)上，一套 ASIC SOC 掩膜組的平均成本在 100 萬美元到 150 萬美元之間，而這些成本隨每次工藝尺寸的縮小而加倍。同時(shí)，由于采用這些更小技術(shù)進(jìn)行設(shè)計(jì)的復(fù)雜度提高，因缺陷或版圖問題而必須對(duì) ASIC SOC 設(shè)計(jì)進(jìn)行芯片改版的機(jī)會(huì)亦提高至接近 40%。* 設(shè)計(jì)工程師必須把這兩個(gè)問題結(jié)合在一起看作一種潛在風(fēng)險(xiǎn)和附加成本。這可能是為什么 2000 年至 2003 年間全球 ASIC 設(shè)計(jì)啟動(dòng)減少約 50% 并繼續(xù)逐年下降的關(guān)鍵原因之一。

發(fā)表于：4/22/2012 6:32:14 AM