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基于多相濾波的四路并行抽樣算法及實現(xiàn)[其他][其他]

在某型數(shù)字信號處理模塊的研制中,需要使用高速A/D對射頻信號進(jìn)行采樣,但由于系統(tǒng)時鐘生成模塊無法輸出320 MHz時鐘,從而導(dǎo)致該高速A/D無法在320 MS/s采樣率下工作。為解決該問題,首先設(shè)置A/D采樣率為960 MS/s,然后在FPGA中對采樣信號進(jìn)行3倍采樣后得到320 MS/s的采樣輸出。該高速A/D與FPGA采用標(biāo)準(zhǔn)的JESD204B接口,所以在FPGA中利用JESD204B IP核對高速信號進(jìn)行了1:4串并轉(zhuǎn)換,再對串并轉(zhuǎn)換信號進(jìn)行多相濾波、抽取降樣處理后輸出。首先介紹了課題的背景,然后對信號處理模塊的組成、功能和性能指標(biāo)進(jìn)行了簡要的說明,對系統(tǒng)在320 MS/s采樣率下存在的問題進(jìn)行了深入分析,針對該問題提出了四路并行抽樣算法。并基于該算法,利用MATLAB進(jìn)行了系統(tǒng)建模并進(jìn)行仿真,仿真結(jié)果與預(yù)期一致。選取Xilinx公司的高性能FPGA,并結(jié)合系統(tǒng)模型中的低通濾波器參數(shù)對電路進(jìn)行實現(xiàn),最后搭建數(shù)字信號處理模塊與Vivado等軟件工具的軟硬件聯(lián)合測試環(huán)境進(jìn)行驗證并給出實驗結(jié)果。

發(fā)表于:11/3/2021