Verilog HDL中case聲明
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上傳者:vivianlan
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文檔介紹:casez,和casex是指除了正常的0,1電平外還包含高阻態(tài)(Z)和不確定信號(hào)(X)兩種情況。在case語句中,敏感表達(dá)式與各項(xiàng)值之間的比較,是一種全等比較。 casez與casex語句是case語句的兩種變體,三者的表示形式中唯一的區(qū)別是三個(gè)關(guān)鍵詞case、casez、casex的不同。在casez語句中,如果分支表達(dá)式某些位的值為高阻z,那么對(duì)這些位的比較就會(huì)忽略,不予考慮,而只關(guān)注其他位的比較結(jié)果。在casex語句中,則把這種處理方式進(jìn)一步擴(kuò)展到對(duì)的處理,即如果比較雙方有一方的某些位的值是z或x,那么這些位的比較就不予考慮。
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