截短Reed-Solomon碼譯碼器的FPGA實現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大小：265 K
標(biāo)簽： 電子電路設(shè)計與仿真工具
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文檔介紹：提出了一種改進(jìn)的BM算法，并在此基礎(chǔ)上提出了一種大量采用并行結(jié)構(gòu)的截短RS碼譯碼器的實現(xiàn)方式。驗證表明，該算法能顯著提高基于FPGA的RS譯碼器的速度并簡化其電路結(jié)構(gòu)。
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