一種基于Quantus-reduce加速模擬仿真驗證分析的解決方案
所屬分類：技術論文
上傳者：zhoubin333
文檔大小：1339 K
標簽： Qreduce 后仿網表精簡 仿真精度
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文檔介紹：隨著半導體技術的進步，芯片的設計規(guī)模不斷擴大，這使得電路設計需要考慮的寄生效應更加復雜，電路的后仿真工作也變得更加繁重。介紹了如何應用Cadence公司的寄生抽取工具Quantus進行post-layout寄生抽取，利用Quantus的Standalone Reduction （簡稱Qreduce）功能對后仿網表進行精簡，以達到縮減網表的規(guī)模，提高仿真速度的目的。Cadence的Qreduce功能是通過數學的運算，將RC網絡進行等效運算，以減少節(jié)點，從而達到縮減網表的規(guī)模，但同時保證了不會對精度造成比較大的損失。從后仿網表的縮減程度、仿真精度的影響、仿真速度以及內存消耗等方面進行論述，給出關鍵對比指標。
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