摘要：給出了一種基于多相濾波的數(shù)字信道化接收機(jī)的實(shí)現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA" title="FPGA">FPGA處理速度之間的矛盾。為了克服信道化接收機(jī)的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時(shí)帶寬。在信道化處理后接測(cè)頻模塊，可以消除虛假信號(hào)的輸出和提高測(cè)頻精度。整個(gè)接收機(jī)在單片F(xiàn)PGA中實(shí)現(xiàn)，能夠檢測(cè)同時(shí)到達(dá)的兩個(gè)信號(hào)，并實(shí)時(shí)輸出脈沖描述字(PDW)，經(jīng)FPGA時(shí)序仿真結(jié)果驗(yàn)證了算法模型的正確性和有效性。
信道化接收機(jī)是在并行多通道接收機(jī)基礎(chǔ)上提出的全概率頻分信道化接收機(jī)，它克服了多部接收機(jī)并行工作、多通道下變頻等方案具有的設(shè)備復(fù)雜，各通道性能不一致和可靠性差的缺點(diǎn)。數(shù)字信道化接收機(jī)具備大的瞬時(shí)帶寬、較高的靈敏度、大的動(dòng)態(tài)范圍，能夠檢測(cè)和處理同時(shí)到達(dá)的信號(hào)、準(zhǔn)確的參數(shù)測(cè)量能力和一定的信號(hào)識(shí)別能力。直接信道化接收機(jī)的運(yùn)算量大且輸出速率與采樣速率相同，實(shí)現(xiàn)困難，后續(xù)處理的壓力很大，高速ADC與慢速信號(hào)處理器(FPGA，DSP)是一個(gè)“瓶頸”；基于多相濾波的信道化接收機(jī)抽取在濾波之前，運(yùn)算量小，且輸出速率低，便于FPGA實(shí)現(xiàn)，這使得在一片F(xiàn)PGA中實(shí)現(xiàn)數(shù)字信道化成為可能。本文利用信道頻率重疊的方法連續(xù)覆蓋整個(gè)瞬時(shí)帶寬，然后利用Rife算法測(cè)頻，根據(jù)信道重疊的特點(diǎn)，消除虛假信號(hào)。系統(tǒng)帶寬為875 MHz(62．5～937．5 MHz)，可以處理兩個(gè)同時(shí)到達(dá)的信號(hào)，并實(shí)時(shí)給出PDW。
1 寬帶數(shù)字接收機(jī)的結(jié)構(gòu)
1．1 數(shù)字信道化原理
信道劃分的基本思想是把信號(hào)按頻率均勻地分成D個(gè)子頻段(即信道)，每個(gè)信道的中心頻率為ωk，然后分別移到零中頻，再通過(guò)低通濾波器" title="濾波器">濾波器濾出。由于子信道的帶寬遠(yuǎn)小于系統(tǒng)瞬時(shí)帶寬，因此可以采用抽取的方法來(lái)降低信號(hào)的輸出速率，降低后續(xù)處理的壓力。圖1中，hLP(n)為低通濾波器；M↓表示對(duì)經(jīng)過(guò)低通濾波器的信號(hào)M倍抽取。對(duì)于實(shí)信號(hào)而言，在偵察接收機(jī)中，各信道輸出經(jīng)過(guò)M=D倍抽取后，會(huì)產(chǎn)生頻譜混疊，如圖2所示。各個(gè)信道的中心頻率為 ，覆蓋整個(gè)頻域范圍。但是這種接收機(jī)存在信道的虛假輸出。由圖2中可以看出，當(dāng)輸入信號(hào)位于某一信道時(shí)，靠近這一信道的相鄰信道會(huì)產(chǎn)生虛假輸出。圖2中實(shí)線(xiàn)表示實(shí)信道，虛線(xiàn)表示鏡像信道。在信道化接收機(jī)的輸出端接瞬時(shí)測(cè)頻模塊，可以消除虛假信號(hào)，同時(shí)還能提高頻率精度。推導(dǎo)計(jì)算出混疊部分頻率的點(diǎn)數(shù)，在固定的某一信道，將重疊部分的點(diǎn)只取一次，刪除多余的點(diǎn)數(shù)，即消除虛假信號(hào)，得到如圖3所示的等效濾波器組。
1．2 實(shí)信號(hào)無(wú)盲區(qū)信道化接收機(jī)數(shù)學(xué)模型
由圖1可得第k路信號(hào)的輸出為：
這樣得到實(shí)信號(hào)數(shù)字信道化的多相濾波實(shí)現(xiàn)模型如圖4所示。
1．3 算法仿真
仿真時(shí)，設(shè)信號(hào)的采樣頻率為2 GHz，信道帶寬為62．5 MHz，共16個(gè)信道，輸入信噪比為0dB。輸入信號(hào)樣本為1 920點(diǎn)(每個(gè)信道120點(diǎn))，信號(hào)的起始點(diǎn)為112 ns，脈沖寬度為600 ns。在62．5～937．5 MHz間對(duì)起始點(diǎn)、脈寬和頻率進(jìn)行測(cè)量，頻率步長(zhǎng)為250 kHz，參數(shù)的均方根誤差如圖5～圖7所示。
2 寬帶數(shù)字接收機(jī)的FPGA硬件實(shí)現(xiàn)
2．1 系統(tǒng)模塊實(shí)現(xiàn)
設(shè)計(jì)在Xilinx公司的XC4VSX55" title="XC4VSX55">XC4VSX55單片F(xiàn)PGA上實(shí)現(xiàn)，包括串并轉(zhuǎn)換模塊、多相濾波模塊、信號(hào)檢測(cè)模塊、數(shù)據(jù)選擇模塊、瞬時(shí)測(cè)頻模塊以及PDW形成模塊，如圖8所示。
(1)串／并轉(zhuǎn)換模塊主要功能是降低數(shù)據(jù)速率，進(jìn)行并行處理，原始采樣速率為2 000 MSPS，分成D=16路并行數(shù)據(jù)，每路數(shù)據(jù)速率變?yōu)?25 MSPS。
(2)多相濾波模塊的功能是實(shí)現(xiàn)高效的多相濾波結(jié)構(gòu)。它由兩級(jí)乘法器、有限沖擊響應(yīng)濾波器(FIR)和16點(diǎn)并行FFT組成。其中，第一級(jí)乘法系數(shù)隨著數(shù)據(jù)的先后次序，并按1，1，-1，-1的順序變化來(lái)改變相應(yīng)數(shù)據(jù)的符號(hào)。FIR濾波器采用全并行結(jié)構(gòu)設(shè)計(jì)，原型低通濾波器的性能見(jiàn)表1。將原型濾波器分成16路，每相濾波器16階。第二級(jí)乘法器為一復(fù)數(shù)乘法。16點(diǎn)全并行FFT，采用流水線(xiàn)結(jié)構(gòu)，可以在一個(gè)時(shí)鐘節(jié)拍內(nèi)完成FFT運(yùn)算的功能。
(3)信號(hào)檢測(cè)模塊的功能是對(duì)某一信道是否有信號(hào)進(jìn)行判斷。多相濾波出來(lái)的信號(hào)為復(fù)數(shù)，可以對(duì)其取模，利用幅度進(jìn)行門(mén)限檢測(cè)，同時(shí)可以測(cè)量到達(dá)時(shí)間和脈沖寬度。由于濾波器的暫態(tài)特性，脈沖信號(hào)通過(guò)濾波器組會(huì)產(chǎn)生“兔耳效應(yīng)”，為了消除兔耳效應(yīng)以及噪聲的影響，在每個(gè)信道門(mén)限檢測(cè)的后面加了一個(gè)最小脈寬檢測(cè)電路，把兔耳效應(yīng)和噪聲引起的窄脈沖剔除掉，如圖9所示。
(4)數(shù)據(jù)選擇模塊功能是將有信號(hào)信道的數(shù)據(jù)選出來(lái)，為后面的測(cè)頻做準(zhǔn)備。不必在每個(gè)信道后面都接一個(gè)測(cè)頻模塊以減少后面的測(cè)頻模塊，節(jié)約芯片資源。
(5)瞬時(shí)測(cè)頻模塊功能是運(yùn)用Rife算法估計(jì)檢測(cè)到信號(hào)的瞬時(shí)頻率，并消除鏡像信號(hào)的影響。根據(jù)門(mén)限檢測(cè)的到達(dá)時(shí)間，選取N點(diǎn)數(shù)據(jù)做FFT，左右各刪除N／4點(diǎn)，只取中間的N／2。對(duì)這N／2點(diǎn)做Rife插值，若最高譜線(xiàn)大于某固定值時(shí)，可以判斷該信道存在真實(shí)信號(hào)，否則為虛假信號(hào)。
(6)脈沖描述字形成模塊是將上述截獲的脈沖信號(hào)的到達(dá)時(shí)間、脈沖寬度和瞬時(shí)頻率的參數(shù)編碼信息用PDW的形式輸出。
2．2 仿真驗(yàn)證
經(jīng)過(guò)在ISE中編譯、綜合、布局布線(xiàn)得到FPGA資源使用報(bào)告如表2所示；數(shù)字信道化接收機(jī)實(shí)現(xiàn)參數(shù)如表3所示。
3 結(jié)語(yǔ)
將理論算法和FPGA實(shí)現(xiàn)結(jié)合起來(lái)，分析了數(shù)字信道化的原理，提出了一種基于多相濾波的信道化接收機(jī)與Rife瞬時(shí)測(cè)頻相結(jié)合的方法。這種方法實(shí)現(xiàn)了大帶寬的全概率接收，可以消除虛假信號(hào)，同時(shí)提高測(cè)頻精度。整個(gè)接收機(jī)在單片F(xiàn)PGA中實(shí)現(xiàn)，采用并行和流水線(xiàn)操作，可實(shí)現(xiàn)實(shí)時(shí)檢測(cè)，生成脈沖描述字(PDW)。在信道化接收機(jī)的數(shù)字化、軟件化和小型化發(fā)展方面具有重要的現(xiàn)實(shí)意義。