《電子技術應用》
您所在的位置：首頁 > EDA與制造 > 設計應用 > 基于FPGA的小數(shù)分頻實現(xiàn)方法
基于FPGA的小數(shù)分頻實現(xiàn)方法
來源:電子技術應用2010年第11期
袁 泉, 陳曉龍, 王家禮
西安電子科技大學 機電工程學院, 陜西 西安710071
摘要： 提出了一種基于FPGA的小數(shù)分頻實現(xiàn)方法。介紹了現(xiàn)有分頻方法的局限性,提出一種新的基于兩級計數(shù)器的分頻實現(xiàn)方法,給出該方法的設計原理以及實現(xiàn)框圖,利用軟件對電路進行仿真,由仿真結果可以看出該方法可有效實現(xiàn)輸入信號頻率的小數(shù)調(diào)整,最后分析了方法的優(yōu)缺點及其應用領域。實驗結果表明,設計方法能夠高精度地完成對信號頻率的微調(diào),并且頻率轉(zhuǎn)換時間被縮短到2.56μs。
中圖分類號: TN772
文獻標識碼: A
文章編號： 0258-7998(2010)10-0099-03
Method for realizing the decimal frequency divider based on FPGA
YUAN Quan, CHEN Xiao Long, WANG Jia Li
College of Mechanism and Electronics,Xidian University, Xi′an 710071, China
Abstract： This paper presents a method for realizing the decimal frequency divider based on FPGA, introduces the limitation of the current frequency dividing design in brief, and a new method based on two grades′ counters for implementing the decimal frequency divider is given. The principle of the design and the block diagram of the realization are also presented in this paper. Through simulated by software, this method is proved to be able to effectively implement the adjustment of the fraction of the input signal frequency. The advantages and disadvantages of this method are analyzed. The results show that this method can complete the slight adjustment of the signal frequecy,and the frequency switching time has been reduced to 2.56 μs.
Key words : FPGA; the decimal frequency divider; the slight adjustment of the signal frequecy

    分頻器是電子線路設計的重要功能單元,在通信、雷達、微波、儀器等領域有著重要應用。具體實現(xiàn)形式有偶數(shù)分頻、奇數(shù)分頻、鎖相環(huán)分頻電路等,這種結構的分頻器只能實現(xiàn)整數(shù)分頻,或者是僅實現(xiàn)半整數(shù)分頻和奇數(shù)分頻[1],一般的鎖相環(huán)分頻電路會有幾十微秒級的頻率轉(zhuǎn)換時間[2],雖然現(xiàn)在少數(shù)芯片有所改善,但是時間也較長。同時,在某些場合下,所需要的頻率與給定的頻率并不成整數(shù)或半整數(shù)倍關系,或需要實現(xiàn)對輸入信號頻率的微調(diào)整,此時可采用小數(shù)分頻器進行分頻[3]。
　本文提出了一種基于FPGA的小數(shù)分頻實現(xiàn)方法,給出該方法的設計原理以及實現(xiàn)框圖,使用VHDL硬件描述語言和原理圖混合輸入的設計方式[4],通過Quartus II開發(fā)軟件,在Altera公司的Stratix II系列EP2S15F484C3型FPGA器件平臺上對電路進行仿真,并對仿真結果進行分析,由仿真結果可以看出該方法可有效實現(xiàn)對輸入信號的50%占空比的小數(shù)調(diào)整,解決了在一些場合下整數(shù)分頻對輸入頻率調(diào)整幅度較大,頻率轉(zhuǎn)換時間較長的問題[6]。
1 設計方案及其原理
　該方法是通過兩級計數(shù)電路來實現(xiàn)小數(shù)分頻的,第一級利用輸入信號對系統(tǒng)時鐘計數(shù),并對計數(shù)結果進行修正；第二級利用修正后的結果通過定時操作產(chǎn)生頻率調(diào)整后的輸出信號。電路圖的組成如圖1所示。

　以輸入信號的脈寬作為閘值,計數(shù)器1在系統(tǒng)時鐘的控制下進行加計數(shù),設此計數(shù)結果為n。為實現(xiàn)對輸入信號頻率的調(diào)整,通過給n加上一個調(diào)整值N來實現(xiàn)對計數(shù)結果的調(diào)整,調(diào)整后的結果存于寄存器3,同時計數(shù)器1復位并等待進入下一輪操作。計數(shù)器2在同一系統(tǒng)時鐘控制下對寄存器3的值減計數(shù)。當計數(shù)器2減到0時產(chǎn)生下溢信號,如此重復,計數(shù)器2將產(chǎn)生頻率調(diào)整后的非對稱方波,最后利用模一計數(shù)器將其調(diào)整為占空比為50%的時鐘信號。上述方法中,N的值決定了輸出信號與輸入信號間的頻率關系,通過對N的設置來改變該方法的分頻倍數(shù)。
　在具體實現(xiàn)時,為了避免計數(shù)器2置入的數(shù)據(jù)發(fā)生沖突,n的修正值先存放在寄存器3中,這樣,每當計數(shù)器2減到0時,再置入n的修正值,則可以避免第二級計數(shù)器沒有輸出信號的問題。

1.2 小數(shù)分頻參數(shù)的取值范圍
    使用本設計方法對輸入信號的頻率進行小數(shù)量級的分頻,要得到有效、可靠的結果,調(diào)整參數(shù)N只在一定范圍內(nèi)取值。
    由式(1)可知:由于輸出信號頻率K>0,故N>-n。
2 仿真結果及分析
2.1 電路功能的仿真及分析
    理論上,當fin=1 MHz、N=1時,n=100,K=1.01, fout≈0.990 1 MHz。
　以上述參數(shù)對電路進行仿真,仿真結果如圖2所示。


   N在有效范圍內(nèi)變化,使用上述參數(shù)對電路進行仿真得到表1所示仿真結果。

    對電路進行調(diào)整,把N減小一個單位,即：N=1,由式(1)得分頻比K2=1.02,電路的仿真結果如圖4所示。

    文中提出了兩級計數(shù)電路來實現(xiàn)小數(shù)分頻的方法,并對結果進行仿真和分析,該方法可以實現(xiàn)分頻比為任意小數(shù)的小數(shù)分頻,或者可高精度地完成對輸入信號頻率的微調(diào),實現(xiàn)結果表明了本設計可以使頻率轉(zhuǎn)換時間被縮短到2.56 μs,隨著分頻步長的提高,頻率調(diào)整誤差?著會增加,但是誤差比較小,這一優(yōu)點應用在IEEE1588中,可有效地實現(xiàn)LXI的主從設備的時鐘同步[5]，這是本設計方案的典型應用。但是，當系統(tǒng)的時鐘頻率與輸入頻率的比值n不是整數(shù)時,頻率調(diào)整誤差ε較大,這是本方案的使用局限性。
參考文獻
[1] 許德成.任意數(shù)分頻設計方法[J].科技廣場,2007,13(6):219.
[2] 王芳,闊永紅.小數(shù)分頻與快鎖芯片ADF4193的原理與應用[J].新特器件應用,2008,10(5): 1-3.
[3] 劉亞海,林爭輝.基于FPGA的小數(shù)分頻器的實現(xiàn)[J]. 現(xiàn)代電子技術, 2005,28(3):113-114.
[4] 古良玲,楊永明,郭巧惠. 基于FPGA的半整數(shù)及整數(shù)分頻器的參數(shù)化設計[J].電子器件,2005,28(2):404-406.
[5] 王剛,喬純捷,王躍科.基于時鐘同步的分布式實時系統(tǒng)監(jiān)控[J].電子測量與儀器學報,2010,24(3):274-278.
[6] TIAN Hong Li,SHI Shuo,ZHANG Jun, et al.Controllable arbitrary integer frequency divider based on VHDL[J]. IEEE.Xplore,2009,62(10):691-694.

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權禁止轉(zhuǎn)載。