從CPU的指令執(zhí)行頻率上看，算術(shù)邏輯單元、程序計(jì)數(shù)器、協(xié)處理器是CPU中使用頻率最多的模塊，而加法器正是這些模塊的核心部件，幾乎所有的關(guān)鍵路徑都與之有關(guān)，因而設(shè)計(jì)一種通用于這些模塊的加法器是整個(gè)CPU設(shè)計(jì)中關(guān)鍵的一步。為此，筆者根據(jù)32位CPU的400MHz主頻的要求，結(jié)合CPU流水線結(jié)構(gòu)，借鑒各種算法成熟的加法器，提出一種電路設(shè)計(jì)簡(jiǎn)單、速度快、功耗低、版圖面積小的32位改進(jìn)定點(diǎn)加法器的設(shè)計(jì)方案。
1 設(shè)計(jì)思路
　　對(duì)于高性能CPU中使用的加法器，速度顯然是第一位的，所以考慮采用并行計(jì)算的方法，并且在電路的設(shè)計(jì)上采用少量的器件來獲得速度上的巨大提升。從面積角度出發(fā)，鏈?zhǔn)竭M(jìn)位加法器(Ripple-Carry Adder)^[1]的器件最少，面積最小，版圖工作量也最小，可是由于加法器的高位進(jìn)位要等待低位的運(yùn)算結(jié)束后才能得到，所以沒有辦法在速度上達(dá)到要求。鑒于此，采用類似于鏈?zhǔn)郊臃ㄆ鞯慕Y(jié)構(gòu)。
　　首先從進(jìn)位選擇加法器(Carry-Select Adder)^[2]得到提示，將32位加法器一分為二，分為低16位加法器和高16位加法器,再將低16位加法器的進(jìn)位輸出作為選擇信號(hào)，用于選擇高16位加法器的和及第27位的進(jìn)位輸出(這個(gè)進(jìn)位輸出要在溢出邏輯判斷中使用，而普通的加法器則不用產(chǎn)生進(jìn)位)。通過這樣的處理，將一個(gè)32位的加法器簡(jiǎn)化就成了兩個(gè)16位的加法器，如圖1所示。

　　另外，從超前進(jìn)位加法器(Carry-Look-Ahead Adder)^[3]獲得提示，在超前進(jìn)位加法器中引入中間變量G和P用于加速進(jìn)位鏈的速度。而G和P在邏輯表達(dá)式上與前一級(jí)的進(jìn)位無關(guān)，只與每一級(jí)的操作數(shù)輸入有關(guān)，而且它們又是構(gòu)成本級(jí)進(jìn)位的必要部分。在微處理器的數(shù)據(jù)通道" title="數(shù)據(jù)通道">數(shù)據(jù)通道上，數(shù)據(jù)傳輸是并行進(jìn)行的，即兩個(gè)32位操作數(shù)幾乎同一時(shí)間到達(dá)加法器。所以，G和P不論是加法器的最低位還是加法器的最高位，幾乎都可以在相同的時(shí)間內(nèi)得到，因而在進(jìn)位鏈上就可以借鑒這個(gè)特點(diǎn)加速進(jìn)位的傳遞。以一個(gè)四位加法器為例，有如下的邏輯推導(dǎo)過程：
　　
　　令上式中P₁P₂P₃P₄為P_group，G1P₂P₃P₄+G2P₃P₄+G3P₄+G4為G_group，如果將32位加法器劃分為若干的小塊，則每一個(gè)小塊都可以有自己相對(duì)應(yīng)的G_group和P_group。由此可知對(duì)于整個(gè)加法器的時(shí)延" title="時(shí)延">時(shí)延來說，關(guān)鍵路徑的時(shí)延總值可以由三部分組成：①產(chǎn)生G_group和P_group的時(shí)延；②進(jìn)位傳遞邏輯上的器件時(shí)延；③加法器進(jìn)位鏈上的導(dǎo)線時(shí)延。對(duì)于這三類時(shí)延，時(shí)延①與時(shí)延(②＋③)存在重疊的部分，于是使這兩類時(shí)延合理銜接，可以使得進(jìn)位鏈上的邏輯級(jí)數(shù)最小，從而使得電路上的傳輸時(shí)延達(dá)到最小。
2 具體實(shí)現(xiàn)
2.1 4位加法器模塊的實(shí)現(xiàn)
　　在具體的電路設(shè)計(jì)中，先將32位數(shù)據(jù)通道劃分成了高低兩部分，然后以4位為單元?jiǎng)澐殖筛〉哪K。這些模塊在結(jié)構(gòu)上是基本一致的，但在功能上要完成本模塊四組操作數(shù)(A[k:k+3]和B[k:k+3])與進(jìn)位Ck的加法運(yùn)算，并要產(chǎn)生模塊的中間變量G_group和P_group的運(yùn)算。
　　對(duì)于單一的每一位，定義它的G和P分別為：Gi=A_iB_i, Pi=A_i⊕B_i，加法器的和SUM_i=A_i⊕B_i⊕C_i-1=Pi⊕C_i-1,考慮到器件的實(shí)際驅(qū)動(dòng)能力，結(jié)合加法器的另一個(gè)功能——減法運(yùn)算，設(shè)計(jì)出如圖2所示的帶減法功能的一位加法器電路。

　　設(shè)計(jì)的4位加法器進(jìn)位鏈如圖3所示，除C₀外，輸入(i和i)都是由圖2的一位加法器產(chǎn)生的，所有4位進(jìn)位鏈C_i都按超前進(jìn)位加法器連接方式^[3]直接接入相應(yīng)位置。由此可以看出，進(jìn)位信號(hào)到達(dá)各位的邏輯級(jí)數(shù)是相當(dāng)?shù)?，只要在進(jìn)位信號(hào)到達(dá)之前使所有的中間信號(hào)i和i都能及時(shí)產(chǎn)生，就能及時(shí)得到每一位的和(SUM)。

　　圖4是產(chǎn)生4位加法器塊進(jìn)位及塊的G_group和P_group信號(hào)的電路。借鑒于超前進(jìn)位加法器的傳遞邏輯電路" title="邏輯電路">邏輯電路^[3]，可知并不是所有的4位加法器都需要向它的下一個(gè)模塊傳送進(jìn)位信號(hào)，而只要產(chǎn)生傳遞進(jìn)位所需的G_group和P_group信號(hào)即可。而有些位置，由于進(jìn)位鏈設(shè)計(jì)的實(shí)際需要，只需要利用4位加法器模塊產(chǎn)生的進(jìn)位信號(hào)，而不必采用傳遞邏輯產(chǎn)生的進(jìn)位信號(hào)，具體的情況還是有區(qū)別的。為了充分利用圖3中產(chǎn)生的相關(guān)信號(hào)的復(fù)用，在進(jìn)位信號(hào)C₄的產(chǎn)生電路部分，進(jìn)位鏈方向上的邏輯級(jí)數(shù)只有兩級(jí)，可以說還是比較簡(jiǎn)單了?？墒牵C合前面所談到的4位加法器的電路，可以發(fā)現(xiàn)有一些中間信號(hào)(i和i)的負(fù)載是不均衡的，如₂的負(fù)載比₃或₄要重很多。所以在設(shè)計(jì)的時(shí)候，如果考慮到盡量降低版圖的復(fù)雜程度，就要在面積上做出適當(dāng)?shù)臓奚M量以最大負(fù)載進(jìn)行考慮，使得器件的設(shè)計(jì)符合時(shí)延上的要求；同時(shí)還要充分考慮到在深亞微米工藝條件下導(dǎo)線的時(shí)延問題，即設(shè)計(jì)的電路不但要考慮到所承受的器件的負(fù)載，而且還要結(jié)合版圖設(shè)計(jì)中實(shí)際的導(dǎo)線負(fù)載，定出上述電路的合理尺寸。

2.2 傳遞邏輯電路實(shí)現(xiàn)
　　完成上述基本4位加法器的電路設(shè)計(jì)后，要構(gòu)造一個(gè)完整的32位加法器還需借助于傳遞邏輯電路。傳遞邏輯電路可以對(duì)4位加法器模塊的進(jìn)位進(jìn)行傳遞，也可以對(duì)由兩個(gè)4位加法器模塊組成的8位加法器模塊的進(jìn)位進(jìn)行傳遞。對(duì)于8位加法器模塊，由于低4位的進(jìn)位可以表示為C₄=C₀G_group+P_group，則8位加法器模塊的進(jìn)位為：
　　
　　由此可以設(shè)計(jì)出如圖5和圖6所示的兩種進(jìn)位傳遞邏輯電路。

2.3 溢出邏輯電路實(shí)現(xiàn)
　　設(shè)計(jì)中還采用了判斷溢出的方法^[4]。當(dāng)兩個(gè)有符號(hào)數(shù)進(jìn)行加減法運(yùn)算時(shí)，若最高的數(shù)值位向符號(hào)位的進(jìn)位(本設(shè)計(jì)中的C₃₀)值與符號(hào)位產(chǎn)生的進(jìn)位(本設(shè)計(jì)中的C₃₁)輸出值不同，則表明加減運(yùn)算產(chǎn)生了溢出。
　　由上述可知，加法器時(shí)延的關(guān)鍵路徑在進(jìn)位鏈上，而進(jìn)行溢出判斷所需要的信息C₃₀與C₃₁都在這條路徑上。于是采用類似于進(jìn)位跳位加法器(Carry-Skip Adder)^[2]的辦法，使得低位的進(jìn)位快速跳位到高位，使C₃₀與C₃₁快速產(chǎn)生。具體實(shí)現(xiàn)如下：
　?、僖绯龅倪壿嫳磉_(dá)式推導(dǎo)
　　由于Overflow=(C₃₀⊕C₃₁)·Overflag(Overflag表示當(dāng)前ALU加法器進(jìn)行有符號(hào)運(yùn)算)，需要進(jìn)行溢出判斷(它是ALU控制模塊在譯碼階段產(chǎn)生的，在指令執(zhí)行階段起始段就輸出到數(shù)據(jù)通道，所以它不在關(guān)鍵路徑上)。
　　
　　顯然，分式(1)是和進(jìn)位鏈無關(guān)的一部分，可以在每一個(gè)流水線的指令執(zhí)行階段起始段很快得到，而分式(2)則是和進(jìn)位鏈有關(guān)的部分，其具體邏輯值將取決于進(jìn)位C27的值。分式(1)中高位的Gi和Pi都可以在進(jìn)位C27到來之前預(yù)先得到，只要C27一到就可以進(jìn)行邏輯判斷，得到相應(yīng)的邏輯。
　　
　?、谝绯鲞壿嬰娐穼?shí)現(xiàn)
　　根據(jù)式(3)的邏輯表達(dá)式，可設(shè)計(jì)出加法器溢出邏輯產(chǎn)生電路，如圖7所示。