??? 在信息碼長度個時鐘脈沖" title="時鐘脈沖">時鐘脈沖后，輸出原始待編碼碼字，而移位寄存器所存的數(shù)據(jù)為產(chǎn)生的校驗碼，再經(jīng)過16個時鐘脈沖，輸出校驗碼。
??? 在串行電路中，只用到移位寄存器和異或門。在Ultra DMA 33方式中，使用的時鐘為16MHz，若采用串行方式，每一個時鐘脈沖完成一個比特的運算，這樣就大大地影響了數(shù)據(jù)的傳輸速率" title="傳輸速率">傳輸速率。實際采用并行運算方式，每一個時鐘脈沖內(nèi)完成16個比特的運算，速率提高了近十六倍。
2? 并行計算的推導
??? 設為移位寄存器狀態(tài)值，m_i為輸入信息碼序列，i=1,2,...,16為并行輸入16比特信息的序號數(shù)（或者為16次串行運算中某數(shù)據(jù)位上數(shù)的移位次數(shù)），j=0,1,...,k-1為移位寄存器編號。下面以16位并行輸入為例，直接由電路中各移位寄存器的不同狀態(tài)值，推導16位并行計算CRC-16(生成多項式為g(x)=x¹⁶+x¹²+x⁵+1，即K=16)的邏輯關系式。
??? 此時系數(shù)c₀=c₅=c₁₂=c₁₆=1，其余系數(shù)均為0。其電路圖可簡化,如圖2所示。

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??? 由圖2可以看到，移位寄存器R0在16次移位運算后輸出的數(shù)據(jù)r₀¹⁶，等于寄存器R15第15次移位輸出數(shù)據(jù)與第16個輸入的原始數(shù)據(jù)模2相加，即r₀¹⁶=r₁₅¹⁵m₁₆；同時c₁₄、c₁₃為零，表示在寄存器R12輸出到寄存器R13、R13輸出到R14、R14輸出到R15時，中間沒有新輸入的原始數(shù)據(jù)和最后一個寄存器輸出的數(shù)據(jù)參與運算，用式子可表示為r₁₅¹⁵=r₁₄¹⁴=r₁₃¹³=r₁₂¹²，有r₀¹⁶=r₁₂¹²m₁₆；因為c₁₂=1，R12第11次移位后內(nèi)部的數(shù)值由R11的11次移位輸出的數(shù)據(jù)、R15第11次移位輸出的值、輸入的第12個數(shù)三者之和構(gòu)成，即r₁₂¹²=r₁₁¹¹r₁₅¹¹m₁₂；同理計算r₁₁¹¹、r₁₅¹¹，r₁₁¹¹=r₁₀¹⁰=r₉⁹=r₈⁸=r₇⁷=r₆⁶=r₅⁵、r₁₅¹¹=r₁₄¹⁰=r₁₃⁹=r₁₂⁸，且 R5第5次移位輸出的值，又跟R4第4次輸出值、R15第4次輸出值、第5個輸入值有關，r₅⁵=r₄⁴r₁₅⁴m₅、r₁₂⁸=r₁₁⁷r₁₅⁷m₈；又c₄=c₃=c₂=c₁=0，其間只是各寄存器間直接傳遞數(shù)據(jù)，無其它數(shù)據(jù)參與，所以r₄⁴=r₃³=r₂²=r₁¹=r₀⁰、又r₁₅⁴=r₁₂¹=r₁₁⁰r₁₅⁰m₁、r₁₅⁷=r₁₄⁶=r₁₃⁵=r₁₂⁴、r₁₁⁷=r₁₀⁶=r₉⁵=r₈⁴=r₇³=r₆³=r₅¹。進一步運算r₅¹=r₄⁰m₅r₁₅⁰、r₁₂⁴=r₁₁³r₁₅³m₄=r_8⁰r₁₂⁰m₄，從而可以得到最后的結(jié)果r₀¹⁶=r₀⁰m₁₆r₄⁰m₁₂r₈⁰m₈r₁₁⁰m₅r₁₂⁰m₄。其中r_i⁰為各移位寄存器初始值或上次運算的產(chǎn)生值,m_i為一次并行輸入的16位碼字，i為其編號。
??? 上面推導中寄存器內(nèi)數(shù)據(jù)變化關系如表1所示。

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??? 設15,同理可以推導其余移位寄存器的狀態(tài)。
??? 可以看到，表1中還有許多重復的部分，直接用到電路中，完全實現(xiàn)需要73個異或門和16個D觸發(fā)器，會浪費一些資源，所以對表1進行整合、簡化。首先定義如表2。再進一步把表2的定義帶入到表1中化簡，得到表3。根據(jù)表2、3，其邏輯電路圖可直接獲得，圖3為硬件電路圖。

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