摘 要: 探測系統(tǒng)對輸入的空間瞬態(tài)光輻射信號進行實時識別處理， 反演估算出空間瞬態(tài)信號能量大小并報告發(fā)生時刻。 采用DSP" title="DSP">DSP+CPLD" title="CPLD">CPLD的數(shù)字處理方案， 利用DSP的高速數(shù)字信號處理特性及CPLD的復雜邏輯可編程特性， 可實現(xiàn)對瞬態(tài)信號的實時識別和處理。 其中用CPLD實現(xiàn)A/D變速率采樣， 解決了嵌入式系統(tǒng)線路板面積有限與實時處理" title="實時處理">實時處理需要大容量存儲空間的矛盾。
關鍵詞: DSP CPLD 實時處理
我國現(xiàn)役空間瞬態(tài)光輻射信號探測系統(tǒng)中,老型號較多,大部分沒有配備自動檢測和錄取設備?？臻g瞬態(tài)信號的錄取、數(shù)據(jù)的處理和上報大多由人工進行,難以勝任復雜環(huán)境下快速、準確錄取信號以及氣象情報入網(wǎng)的要求。為適應現(xiàn)代化氣象分析的要求,采用DSP[1]+CPLD的方式將極大地提高現(xiàn)有空間瞬態(tài)信號探測的自動錄取和分析能力。
在實時信號處理技術中,DSP+CPLD方式是目前國際上比較通用的方法,如美國、俄羅斯等多采用這種方式。DSP是一種可編程的數(shù)字微處理器[2]。與單片機相比,DSP芯片具有更適于數(shù)字信號處理的軟件和硬件資源,可用于復雜的數(shù)字信號處理算法。本文采用美國TI公司的TMS320C3X[3]系列浮點DSP芯片TMS320C32作為整個系統(tǒng)的主機,利用其完成系統(tǒng)的控制和數(shù)字信號處理功能。
CPLD是一種多用途、高密度的復雜可編程邏輯器件[4],可將系統(tǒng)的部分或全部功能集成在一塊芯片上,并且具有設計方便靈活、易于修改等特點,可大大縮短研制時間,并減小系統(tǒng)硬件復雜度。本文采用美國ALTERA公司的MAX7000S" title="MAX7000S">MAX7000S系列CPLD芯片EPM7128SLC84,利用CPLD實現(xiàn)A/D變速率采樣及其它邏輯控制。
1 系統(tǒng)組成及基本原理
本探測系統(tǒng)主要解決了嵌入式系統(tǒng)線路板面積有限與實時數(shù)據(jù)處理需要大量存儲空間的矛盾,實現(xiàn)實時處理信號。
如圖1所示,空間瞬態(tài)光輻射信號實時探測系統(tǒng)主要由三大模塊組成:前級預處理電路模塊、A/D變速率采樣模塊、DSP信號識別及存儲模塊。
各模塊的主要功能為:
(1)前級預處理電路模塊,負責空間瞬態(tài)光輻射信號的光電轉換、背景扣除、動態(tài)范圍壓縮等任務;
(2)A/D變速率采樣模塊,負責觸發(fā)信號產(chǎn)生、上升速率初判、信號采集時序控制、A/D變速率采樣及FIFO緩沖存儲等任務;
(3)DSP信號識別及存儲模塊,負責對空間瞬態(tài)信號進行快速識別處理,反演計算出能量大小,報告事件發(fā)生時刻并存儲和傳輸數(shù)據(jù);同時控制整個系統(tǒng)、并與PC機或其它系統(tǒng)傳輸數(shù)據(jù)發(fā)送。
2 前級預處理電路模塊
2.1光電轉換
由于空間瞬態(tài)光輻射信號速度快、動態(tài)范圍大,故對光輻射探測器要求較高。本文采用日本濱松公司的S2387-1010R硅光電二極管,它具備靈敏度高、動態(tài)范圍大、時間響應快和覆蓋范圍大等特性。
2.2 背景扣除
太陽光輻射能量比空間瞬態(tài)光輻射信號能量高幾個數(shù)量級。對于系統(tǒng)而言,由于太陽光的影響,目標信號十分微弱,大多掩埋在強噪聲之中。因此必須對強背景信號進行扣除處理,提取出有用目標事件瞬態(tài)信號。
在信號自動處理和分析技術中,強背景下弱信號的提取是一個難點。本文根據(jù)背景信號變化緩慢而目標信號變化快速的特點,采用高通濾波器對信號進行背景扣除。
高通濾波器在技術實現(xiàn)上可以采用數(shù)字電路,也可以采用模擬電路。為簡化電路、減輕后續(xù)處理電路壓力,本文采用電容、電阻等構建一個模擬高通濾波器進行背景扣除,其原理如圖2所示。
由圖2可知,濾波器的傳遞函數(shù)為:
選擇適當電阻、電容值即可實現(xiàn)對目標信號的背景扣除。
2.3 動態(tài)范圍壓縮
空間瞬態(tài)光輻射信號的動態(tài)范圍太大,如果直接對其進行A/D轉換,則A/D的量化分辨率至少要15bit,并且因bit數(shù)多而增加后級數(shù)字信號處理的數(shù)據(jù)量、降低系統(tǒng)的實時性。因此采用對數(shù)放大器對信號的動態(tài)范圍進行對數(shù)壓縮。采用12bit的A/D轉換器即可滿足要求,且減少了處理的數(shù)據(jù)量,提高了系統(tǒng)實時性。本文采用美國TI公司的TL441M對數(shù)放大器。它是由四級30dB對數(shù)放大器級聯(lián)成的單片高性能對數(shù)放大器芯片,可以得到120dB的輸入電壓動態(tài)范圍。
3 A/D變速率采樣模塊
3.1 閾值觸發(fā)
如圖3所示,經(jīng)前級預處理后,目標信號進入閾值觸發(fā)電路中的電壓比較器。DSP設置閾值信號,鎖存后經(jīng)D/A轉換輸出到電壓比較器,與輸入的目標信號進行比較:若目標信號超過閾值信號,則產(chǎn)生觸發(fā)信號并驅動時序控制電路及A/D轉換電路工作;否則不工作。
3.2 CPLD控制A/D變速率采樣
為了進一步減少信號處理的數(shù)據(jù)量,實現(xiàn)實時處理,本文采用了變速率采樣的方法解決線路板面積有限與數(shù)據(jù)處理需要大容量存儲空間的矛盾。
由空間瞬態(tài)光輻射信號特征可知,其初始值變化速度快,高頻分量所占比重較大;而后面信號變化速度逐漸減小,越靠后信號越接近緩變信號,低頻含量高。所以采用采樣間隔逐漸增大的方法實現(xiàn)變速率采樣。
如圖4所示,初始采樣頻率為f，每隔M個采樣點采樣頻率下降一半，一直到采樣結束。在電路實現(xiàn)中采用的方法是:A/D轉換器按照固定的轉換速率進行模擬量到數(shù)字量的轉換,而CPLD控制采樣數(shù)據(jù)的變速率接收并存儲至FIFO。
FIFO存儲數(shù)據(jù)由其寫使能控制信號WEN(低電平有效)決定:當WEN為低電平時,數(shù)據(jù)在每個寫時鐘信號WCLK的上升沿寫入FIFO;當WEN為高電平時,數(shù)據(jù)保持不變。因此,控制FIFO變速率接收數(shù)據(jù)即控制它的寫使能信號WEN為低電平的間隔變速率變化。如圖5所示,在CPLD中由寫時鐘信號WCLK每隔M點二分頻后、再調整占空比即可實現(xiàn)WEN的時序信號。
CPLD對FIFO變速率接收采樣數(shù)據(jù)的邏輯控制,用美國ALTERA公司的軟件MUX+plus II可由三種方法實現(xiàn):一是用計數(shù)器、分頻器等畫電路圖實現(xiàn);二是用VHDL語言或AHDL語言編程實現(xiàn);三是輸入時序波形文件實現(xiàn)。針對本系統(tǒng)而言,采取第二種方法較為簡便,用VHDL語言編程實現(xiàn)的算法流程圖如圖6所示。
本文中A/D轉換器采用美國AD公司的AD678,它是一個12bit的多用途A/D轉換器,內部包括采樣保持器、微處理器接口、基準電壓源和時鐘驅動電路,具有高可靠性和低功耗等特性。
3.3 由CPLD進行上升速率初判
目標信號幅度值從超過閾值起始點開始的一段時間內的上升速率是判斷其能量范圍的重要判據(jù)。因此電路中采用CPLD對A/D采樣的數(shù)據(jù)做初步判斷。當目標信號上升速率滿足設定要求時,產(chǎn)生上升速率觸發(fā)信號,并與其它結果做符合判定;否則丟棄當前數(shù)據(jù),等待下一次探測數(shù)據(jù)。
3.4 FIFO存儲
FIFO(First In First Out)是一種先進先出的存儲器,即先讀入的數(shù)據(jù)先讀出。FIFO存儲器自身的訪問時間一般為幾十納秒。A/D轉換器等外設速度一般比DSP慢。如果采用FIFO,A/D可以先將數(shù)據(jù)送往FIFO,一旦FIFO滿,FIFO再向DSP申請中斷。這樣可以省去DSP等待與查詢的時間,而且中斷次數(shù)也可以減少,從而提高傳輸速度。
本系統(tǒng)中，F(xiàn)IFO作為緩沖存儲器給上升速率初判電路和DSP處理器提供數(shù)據(jù),同時作為變速率采樣結果的暫存單元。本文采用美國IDT公司的IDT72XXX系列同步并行FIFO實現(xiàn)對數(shù)據(jù)的緩存。
4 DSP信號識別及存儲模塊
4.1 DSP處理及存儲
目標信號自動識別能量范圍和錄取的核心是DSP信號處理模塊。為了滿足實時處理的要求,硬件的選取應以盡可能少的占用系統(tǒng)時間資源為基礎。從這個基本原則出發(fā),采用TMS320C32作為處理器。它是目前TI公司浮點DSP系列中性價比較高、在國內已得到廣泛應用的芯片。它的指令周期為33/40/50ns,具有豐富的硬件資源,如內部有512字節(jié)的RAM、串行口、分開的程序總線、數(shù)據(jù)總線和DMA總線等,并且外部存儲器寬度可變、有程序引導(Boot-load)功能。在軟件方面,它豐富的指令系統(tǒng)、靈活的程序控制、流水線操作和多樣的尋址方式等特點使其特別適合于數(shù)字信號處理。
DSP處理模塊主要由DSP、慢速EPROM、高速SRAM、絕對時鐘芯片RTC(Real-Time-Clock)及RS232串口組成,其運行機制如圖7所示。其中,選擇慢速EPROM主要是為了降低系統(tǒng)成本,本文采用美國ATMEL公司的AT27C010芯片。用于存儲程序和初始化數(shù)據(jù)。高速SRAM用于程序執(zhí)行和數(shù)據(jù)的暫存,本文采用美國ISSI公司的IS61C6416芯片,它與慢速EPROM配合,既降低了系統(tǒng)成本,又能使程序快速運行,實現(xiàn)對信號的實時處理。
如圖7,一旦目標事件發(fā)生,輸入信號經(jīng)A/D轉換后,數(shù)據(jù)緩存在FIFO中,以備DSP調用。DSP上電復位后,將存儲在慢速EPROM中的程序裝載到高速SRAM中運行,對暫存在FIFO中的目標信號數(shù)據(jù)進行能量范圍的識別和處理;然后從絕對時鐘芯片RTC取得目標事件發(fā)生的時刻值,和處理結果一起存儲在SRAM中;并將信號處理結果與發(fā)生時刻值從RS232串口輸出到PC機。
如圖8所示,系統(tǒng)工作流程是:空間瞬態(tài)光輻射信號經(jīng)光輻射探測器轉換為電信號,經(jīng)前級預處理電路放大、去噪并壓縮動態(tài)范圍;若信號超過閾值,則閾值觸發(fā)電路觸發(fā)A/D采樣后暫存在FIFO中,否則不觸發(fā)A/D;由上升速率初判電路初步檢測信號初始值的上升速率，當上升速率滿足設定要求時,產(chǎn)生上升速率觸發(fā)信號,否則丟棄當前數(shù)據(jù);上升速率觸發(fā)信號產(chǎn)生后,DSP從FIFO中取得數(shù)據(jù),對信號進行模式識別和處理,存儲處理結果并經(jīng)接口電路傳送到PC機。
4.2 絕對時鐘芯片RTC
所謂絕對時鐘是指不僅支持每天時間的更新,而且支持日期(世紀、年、日、星期)更新的一種永久性時鐘電路。本文采用美國MOTORALA公司的DS12887時鐘芯片,它對年、月、日、時、分、秒、星期進行自動記錄,內含114字節(jié)的RAM單元和內置晶振電路,支持多種中斷方式,備用電池可供其工作10年,是目前計算機上的主流實時時鐘芯片。
4.3 RS232串口
由于RS232串口電平標準采用了負邏輯,與DSP的電平標準不兼容,所以采用RS232串口收發(fā)的數(shù)據(jù)需要進行電平轉換。本文采用美國MAXIM公司的MAX232芯片作為電平轉換器件,它僅需+5V電源,電平轉換所需的±10V電源由片內電荷泵產(chǎn)生。
DSP芯片自帶的串口為同步串口,而RS232信號是異步信號,故需外加異步串行通信接口芯片UART(Universal Asynchronous Receiver/Transmitter)。本文采用美國TI公司的TL16C550芯片,它具有全雙工、雙緩沖器發(fā)送器和接收器。如圖7所示,UART接收DSP發(fā)送的處理結果和發(fā)生時刻值,存入自身所帶的FIFO中,再通過MAX232進行電平轉換,最后從RS232串口中輸出到PC機。
本系統(tǒng)采用DSP+CPLD模式實現(xiàn)對空間瞬態(tài)光輻射信號的實時處理,有效解決了線路板面積有限和實時處理需大容量存儲空間的矛盾,從而使系統(tǒng)性價比達到最佳狀態(tài)。實驗表明,系統(tǒng)可識別一般空間瞬態(tài)信號,結果較為理想。
參考文獻
1 王念旭.DSP基礎與應用系統(tǒng)設計.北京:北京航空航天大學出版社,2002
2 張雄偉,曹鐵勇.DSP芯片的原理與開發(fā)應用.北京:電子工業(yè)出版社,2001
3 TMS320C3X User＇s Guide. Texas Instruments,1990
4 宋萬杰,羅 豐,吳順君.CPLD技術及其應用.西安:西安電子科技大學出版社,2000