當(dāng)Altera開始開發(fā)自己的40nmStratixIVFPGA時(shí)，該公司的工程師在設(shè)計(jì)與測(cè)試前沿的很多方面都面臨挑戰(zhàn)。用Altera首席架構(gòu)師兼著名工程師MikePengLi博士的話說，建立40nm器件的動(dòng)力是要充分利用摩爾定律所表述的技術(shù)真理，以在每只芯片中裝入更多的邏輯、存儲(chǔ)器和接口。

　　Altera首席架構(gòu)師及著名工程師MikePengLi博士解釋說，器件級(jí)的抖動(dòng)必須不斷縮小，才能在物理層保持10–12的BER，同時(shí)也能在UI不斷縮小時(shí)提供充足的裕度。“根據(jù)摩爾定律，我們能夠顯著增加StratixIV中的晶體管密度。更高密度減少了單晶體管成本，使我們能夠在相同片芯面積中增加器件的功能和容量。但隨著單芯片上晶體管數(shù)量的增長(zhǎng)，以及FPGA被用于超高性能應(yīng)用，如分組交換機(jī)或幀交換機(jī)，我們還需要增加StratixIV中的帶寬，使數(shù)據(jù)能夠快速地進(jìn)出器件。”

　　為了做到這一點(diǎn)，Altera必須支持自己客戶可能選擇實(shí)現(xiàn)的多種不同高速I/O，包括多代PCIExpress（PCIe1.1和PCIe2.0）、SerialATA/SAS（3Gbps和6Gbps）、FibreChannel（2.125Gbps、4.25Gbps和8.5Gbps）、40/100Gigabit以太網(wǎng)、CEI/OIF（6G和11G）、XFI（10G）和SFI/SFP+。Li表示：“我們得設(shè)計(jì)出整個(gè)硬件協(xié)議棧，使StratixIV能夠支持所有不同的標(biāo)準(zhǔn)。”

　　最近，EDN執(zhí)行編輯RonWilson列舉了Altera工程師的很多研究成果，當(dāng)時(shí)他們成功地向市場(chǎng)推出了一款器件，并有望獲得EDN的年度創(chuàng)新獎(jiǎng)（參考文獻(xiàn)1）；事實(shí)上，該器件最終獲得了“可編程邏輯與快速周轉(zhuǎn)ASIC”類別的年度創(chuàng)新獎(jiǎng)。

　　毫無疑問的是，負(fù)責(zé)測(cè)試的Altera工程師成為了開發(fā)工作的幕后英雄，沒有獲得為設(shè)計(jì)團(tuán)隊(duì)頒發(fā)的榮譽(yù)。但他們的工作非常關(guān)鍵，因?yàn)樗麄円c新工藝尺度下制造的高速串行I/O線較勁，這些工藝將速度推到了商用測(cè)試設(shè)備可以承受的極限。

　　信號(hào)完整性

　　Li指出，隨著速度的增長(zhǎng)，今天的高速I/O設(shè)計(jì)正在更富挑戰(zhàn)性。他說：“標(biāo)準(zhǔn)要求在物理層有10–12的誤碼率。隨著UI（單元間隙）越來越小，要維持它并提供足夠的裕度就越來越困難。其內(nèi)在含義就是，器件級(jí)的抖動(dòng)必須繼續(xù)縮減。”

　　Li指出，過去8年多以來，隨著晶體管價(jià)格的下跌，通信行業(yè)選擇將自己的資金投在硅片上去實(shí)現(xiàn)更高的速度，而不是投于構(gòu)成通信信道的電纜或PCB（印刷電路板）材料。他表示：“今天硅片完成的功能包括發(fā)射器端的預(yù)加強(qiáng)和FEC（前向糾錯(cuò)）以及接收器端的自適應(yīng)均衡等，用于補(bǔ)償信道中的環(huán)境性變動(dòng)。另外，有些客戶希望將BER（誤碼率）改善到10–15或10–17，這樣就可以放棄FEC等功能，從而有可能減少功耗。”

　　據(jù)Li稱，改善裕度的一個(gè)方法是盡量減小發(fā)射器的抖動(dòng)。他說，抖動(dòng)的一個(gè)主要來源是產(chǎn)生時(shí)鐘信號(hào)的RO（環(huán)形振蕩器）PLL（鎖相環(huán)）中使用的VCO（壓控振蕩器）。他認(rèn)為，ROPLL方案很有用，因?yàn)樗鼮榭蛻籼峁┝祟l率設(shè)定上的靈活性。但ROPLL受到其相位噪聲的限制，相位噪聲會(huì)轉(zhuǎn)換為隨機(jī)抖動(dòng)。為避免這種情況，Altera在其StratixIV器件上為其高性能PLL提供了一個(gè)基于LC的振蕩器，代替ROPLL，提供低得多的噪聲與抖動(dòng)。

　　功率完整性

　　Altera特性描述小組的經(jīng)理BozidarKrsnik稱：“除了應(yīng)對(duì)信號(hào)完整性的挑戰(zhàn)以外，我們還要把大量精力花在功率完整性問題上?？蛻粢蟾凸β?。通過可編程電源技術(shù)等創(chuàng)新，能夠在電源裕度縮減時(shí)分析和確定電源的性能和作用。”

　　Krsnik補(bǔ)充說：“功率挑戰(zhàn)對(duì)FPGA尤其顯著，”并指出了與ASIC的不同之處，“客戶可以在FPGA結(jié)構(gòu)中隨心所欲地做東西。他們可以構(gòu)建出一些極不尋常的最差情況，涉及到電源能級(jí)、時(shí)鐘頻率以及器件編程模式。”這就需要Altera的工程師作仔細(xì)分析，預(yù)測(cè)客戶會(huì)做什么。

　　Altera公司特性描述小組的經(jīng)理BozidarKrsnik說：“除了解決信號(hào)完整性挑戰(zhàn)以外，我們還把大量注意力放在功率完整性問題上?？蛻粢蟾偷墓β?。”

　　測(cè)量

　　許多測(cè)試工作都是由DanielChow負(fù)責(zé)的，他從2003年起就是Altera的高級(jí)技術(shù)人員。Chow帶領(lǐng)一個(gè)團(tuán)隊(duì)，確定StratixIV的串行總線收發(fā)器的功率完整性和信號(hào)完整性，重點(diǎn)是抖動(dòng)的測(cè)量。

　　為了確定高速串行收發(fā)器的特性，Altera工程師設(shè)計(jì)了七種類型的特性板（表1）。采用這些電路板，工程師能夠使用到FPGA的所有管腳，包括需要為器件各個(gè)子系統(tǒng)提供電源的電源腳。

表1.用于StratixIV的特性板

 　　有些功能出現(xiàn)在不止一塊電路板上，尤其是功率完整性，因?yàn)楣β蕰?huì)影響到一個(gè)器件的方方面面。另外，如果Chow不信任某塊電路板測(cè)得的結(jié)果，他可以讓一名工程師用另一塊板作重復(fù)測(cè)試。

　　一塊能做功率完整性的特性板為FPGA核心、I/O信號(hào)、PLL、差分時(shí)鐘和高速串行收發(fā)器提供一個(gè)PDN（功率分配網(wǎng)絡(luò)）。圖1表示了一塊特性板，工程師用它確定功率完整性和收發(fā)器信號(hào)完整性。（此為表1中的1號(hào)板）。

圖1.一塊StratixIV信號(hào)完整性特性板包含提供對(duì)FPGA高速I/O端口接入的SMA連接器

　　圖2是測(cè)試I/O端口信號(hào)完整性和功率完整性的一個(gè)典型配置。信號(hào)發(fā)生器和示波器等測(cè)試儀器連接到StratixIV特性板上，提供激勵(lì)與測(cè)量功能。

圖2.這是典型的測(cè)試設(shè)置，顯示了用于測(cè)試StratixIV上I/O端口信號(hào)完整性和功率完整性的儀器。特性板為工程師提供接入StratixIV及其收發(fā)器的方法。

　　Chow解釋了為什么一個(gè)特性板需要每個(gè)FPGA功能的獨(dú)立PDN輸入。他說：“根據(jù)客戶的應(yīng)用與需求，F(xiàn)PGA可能以最佳性能運(yùn)行，所有電源層都互相隔離，但這樣做并非總有經(jīng)濟(jì)可行性。我們必須向客戶推薦，F(xiàn)PGA哪些部分可以共享電源資源。我們希望了解電源資源的何種組合可以影響到信號(hào)完整性。”

　　工程師們?cè)谟肧tratixIV作設(shè)計(jì)時(shí)可能需要將電源與器件收發(fā)器緩沖和PLL隔離開來。Chow指出：“如果電源上有太多動(dòng)作，就不能永遠(yuǎn)共享一個(gè)電源。電源結(jié)構(gòu)對(duì)客戶應(yīng)用和需求有很深的依賴；我們的工作是找到不同電源結(jié)構(gòu)之間的折衷。”

　　Chow和其它人同時(shí)用獨(dú)立電源和公共電源確定收發(fā)器的特性。從測(cè)試中他們能看到組合電源如何影響到信號(hào)完整性。例如，拉低時(shí)鐘功率的發(fā)射器或接收器會(huì)在傳輸?shù)男盘?hào)上增加過高的抖動(dòng)。

　　Altera工程師還確定了StratixIV器件在更寬DC電壓范圍內(nèi)的特性，其范圍寬于公司對(duì)客戶的建議范圍。他們?cè)?.9V至1.4V電壓下測(cè)試收發(fā)器，而后公布的建議范圍為1.15V至1.25V，他們還對(duì)廣泛溫度范圍和各種半導(dǎo)體工藝角落測(cè)試了StratixIV。

　　信號(hào)完整性在串行鏈路中很重要。Altera信號(hào)完整性特性板的制造采用了工程師們能找到的最精密PCB材料和SMA連接器。為什么要這么做？因?yàn)樗麄儽仨毐M可能減小走線和連接器可能增加的電壓損耗和抖動(dòng)，這樣結(jié)果才能代表器件的固有特性。注意圖1中SMA至FPGA的距離變化。工程師們用最短走線的SMA連接器，在無電力線噪聲環(huán)境下測(cè)試收發(fā)器，盡可能減少了信號(hào)的退化問題。

　　在一個(gè)寧?kù)o無擾的環(huán)境下作測(cè)試，Altera工程師能了解到一個(gè)器件的最好性能水平，但提供的不是真實(shí)性能數(shù)據(jù)?？蛻羰褂闷骷诵摹⑦壿嫼虸/O部分的方式影響著收發(fā)器的性能，尤其是在高數(shù)據(jù)速率下。因此，Altera工程師們必須確定器件在各種工作配置下的性能。

　　開始時(shí)，公司的特性描述工程師并沒有簡(jiǎn)單地去使用每個(gè)門和I/O腳。那是一種不切實(shí)際的方法，因?yàn)闆]有客戶會(huì)用到一片F(xiàn)PGA中的每只晶體管。Chow指出：“我們每個(gè)客戶使用FPGA的方法都不相同。所以，我們會(huì)從客戶獲得樣品設(shè)計(jì)，了解他們使用我們器件的方式。”一旦明白了客戶使用器件的方式，Altera工程師們就對(duì)客戶應(yīng)用作仿真，但不是立刻動(dòng)手。

　　Altera工程師們會(huì)逐步從寧?kù)o環(huán)境測(cè)試轉(zhuǎn)向?qū)嶋H環(huán)境測(cè)試。他們可能只從一只收發(fā)器著手，然后逐漸打開鄰近的收發(fā)器，同時(shí)查看非加電FPGA核心邏輯電路與I/O腳的串?dāng)_與抖動(dòng)。

　　收發(fā)器運(yùn)行以后，工程師們就開始檢查FPGA的I/O腳，同時(shí)查看其對(duì)PDN和信號(hào)完整性的影響。然后，他們接通核心與邏輯部分的電源，并檢查收發(fā)器的信號(hào)。工程師每接通器件一部分的電源，就檢查一次功率完整性，查看噪聲和電壓驟降情況，它們對(duì)PLL和信號(hào)抖動(dòng)都有很深刻的影響。

　　Chow工作的核心就是研究抖動(dòng)，以及確定其特性。他說：“十年前，我們不知道今天所理解的抖動(dòng)。我們不知道TJ（總抖動(dòng)）、RJ（隨機(jī)抖動(dòng)）、DJ（確定性抖動(dòng)）、PJ（周期抖動(dòng)）或ISI（符號(hào)間干擾）。隨著FibreChannel和XAUI的實(shí)用，我們開始了解抖動(dòng)。MikePengLi第一個(gè)懂得，當(dāng)你規(guī)定BER時(shí)，只有TJ起作用。”

　　為了測(cè)量抖動(dòng)，Chow和其它Altera的工程師采用了一系列儀器，如來自Agilent技術(shù)公司、LeCroy公司和Tektronix公司的實(shí)時(shí)示波器與采樣示波器。在實(shí)驗(yàn)室中，工程師還使用Agilent公司的頻譜分析儀和Agilent公司與SynthesysResearch公司的BERT（誤碼率測(cè)試儀）。

　　Chow用如此多儀器的原因是，每臺(tái)儀器都是以不同方式監(jiān)看抖動(dòng)。他引用盲人摸象的典故，比喻測(cè)量抖動(dòng)面臨的挑戰(zhàn)。“假如你是一位盲人，試圖從觸摸大象的某個(gè)部位來識(shí)別自己摸的東西。如果你摸到象鼻，你可能認(rèn)為是條蛇。如果摸到一條腿，你可能認(rèn)為那是一棵樹。如果摸到耳朵，可能認(rèn)為它是一把扇子。每種類型的儀器都讓你看到抖動(dòng)的一部分。”

 　　他指出，示波器是在時(shí)域測(cè)量抖動(dòng)，頻譜分析儀是在頻域，而BERT使用數(shù)字域。Chow用頻譜分析儀查看PJ，因?yàn)檫@個(gè)抖動(dòng)分量包含有頻率，這種儀器可以很容易顯示它。他還喜歡用頻譜分析儀測(cè)量RJ，因?yàn)樗軠y(cè)量相位噪聲，并將結(jié)果轉(zhuǎn)換為RJ。頻譜分析儀還有低的噪聲背景，最低為-160dBm，Chow喜歡用它在一個(gè)特定帶寬下測(cè)量RJ。

　　“RJ正在越變?cè)叫?rdquo;，他說，并指出針對(duì)SFP和SFP+收發(fā)模塊的標(biāo)準(zhǔn)都規(guī)定了約800fs的噪聲。“對(duì)StratixIV器件，客戶一般可以預(yù)期RJ值在600fs和700fs之間。在實(shí)驗(yàn)室中，我們能夠測(cè)量低至400fs的RJ。很少有儀器能測(cè)量低于1ps的RJ。實(shí)時(shí)示波器才可以到這么低。”圖3顯示了一臺(tái)采樣示波器上的RJ和PJ，其中RJ=566fs。

圖3.在10.3Gbps時(shí)，StratixIV的一個(gè)串行I/O端口實(shí)現(xiàn)了566fs的RJ（隨機(jī)抖動(dòng)）。感謝Altera公司供圖。

　　Chow用一臺(tái)實(shí)時(shí)或采樣示波器測(cè)量DJ、RJ、PJ和ISI。他用一臺(tái)10–12BER的BERT測(cè)量TJ。如果所有抖動(dòng)測(cè)量都正確完成，各抖動(dòng)分量應(yīng)近似等于TJ。

　　Chow承認(rèn)，有些時(shí)候抖動(dòng)分量與TJ并不相符。Chow說：“這些矛盾性有時(shí)候來源于儀器，這就是為什么我們必須知道每臺(tái)儀器如何得到抖動(dòng)結(jié)果，包括硬件限制、軟件實(shí)現(xiàn)、算法和抖動(dòng)理論。我們這么做是因?yàn)槊颗_(tái)儀器都是看到大象的不同部位。當(dāng)抖動(dòng)分量不相符時(shí)，Chow和他的團(tuán)隊(duì)會(huì)復(fù)核他們的測(cè)量過程，可能要用不同的示波器或時(shí)鐘恢復(fù)系統(tǒng)再作嘗試。”

　　Chow可能要更換示波器，再作測(cè)量，因?yàn)楫?dāng)數(shù)據(jù)速率增加到8Gbps、10Gbps和11.3Gbps時(shí)，每種速率得到的結(jié)果都不相同。他表示，10年前也遇到過相同的問題，但時(shí)至今日，示波器制造商已經(jīng)改進(jìn)了自己的儀器，在數(shù)據(jù)速率高達(dá)5Gbps時(shí)，抖動(dòng)值的差別可以在10%內(nèi)（參考文獻(xiàn)2）。在更高數(shù)據(jù)速率下，Chow看到不同制造商之間的差別在增加。

　　Chow提出了差別的原因：較小的UI，它產(chǎn)生較小的抖動(dòng)裕度，以及更快的上升與下降時(shí)間。Chow說：“儀器制造商不斷告誡我們?cè)跍y(cè)量中需要更多帶寬。有些廠家建議說我們需要50GHz的采樣示波器模塊，根據(jù)經(jīng)驗(yàn)法則，我們需要五倍于數(shù)據(jù)速率的帶寬。”但Chow懷疑是否真正能在自己的示波器上看到一個(gè)10GHz信號(hào)。因?yàn)镻CB走線和連接器都會(huì)減緩一個(gè)信號(hào)的躍變時(shí)間。他指出：“并且設(shè)備還非常昂貴。我們的工作是發(fā)現(xiàn)要推動(dòng)的測(cè)量標(biāo)準(zhǔn)，以及真正需要哪種設(shè)備。”

　　盡管Altera擁有了最新的測(cè)試設(shè)備，但客戶一般卻不會(huì)有。客戶會(huì)嘗試驗(yàn)證StratixIV的規(guī)格，但他們可能缺乏必要的設(shè)備。因此，Chow和他的工程師們必須培訓(xùn)現(xiàn)場(chǎng)應(yīng)用工程師，告訴他們?nèi)绾握_地完成測(cè)量。他曾收到現(xiàn)場(chǎng)報(bào)告，說客戶用于測(cè)量StratixIV抖動(dòng)性能的示波器沒有足夠低的背景噪聲?？蛻魰?huì)聲稱他們得不到與Altera一致的抖動(dòng)測(cè)量結(jié)果；現(xiàn)場(chǎng)工程師必須解釋說這個(gè)問題出在測(cè)試設(shè)備或測(cè)試設(shè)置，而不是器件上。

　　Altera的工程師們確實(shí)了解了如何測(cè)試StratixIVFPGA及確定其特性?，F(xiàn)在，其客戶就可以利用該器件的串行I/O能力，用標(biāo)準(zhǔn)化和專有的協(xié)議設(shè)計(jì)與測(cè)試通信產(chǎn)品。

　　參考文獻(xiàn)

1．Wilson,Ron,“BringinggiantFPGAstoanewnode,”EDNInnovators2009,March2009.p.5.
2．Chow,Daniel,andRansomStephens,“MethodologyforJitterMeasurementCorrelationandConsistency,”ProceedingsfromDesignCon2005.