射頻識別系統(tǒng)RFID（Radio Frequency Identification）由電子標簽、閱讀器和應用系統(tǒng)三部分構成。電子標簽中一般保存有約定格式的電子數(shù)據(jù)，在實際應用中，電子標簽附著在待識別物體的表面。閱讀器可無接觸地讀取并識別電子標簽中所保存的電子數(shù)據(jù)，從而達到自動識別物體的目的。應用系統(tǒng)則通過計算機及計算機網(wǎng)絡對物體識別信息進行采集、處理及遠程傳送等工作。
　　符合ISO/IEC15693標準的RFID系統(tǒng),其電子標簽和閱讀器之間的載波頻率為13.56MHz。閱讀器通過脈沖位置編碼的方式將數(shù)據(jù)發(fā)送到電子標簽，而電子標簽又通過曼徹斯特編碼的方式將數(shù)據(jù)發(fā)送到閱讀器。本文將對基于該標準的電子標簽中的曼徹斯特編碼模塊" title="編碼模塊">編碼模塊的設計進行闡述。
1 曼徹斯特模塊的功能介紹
　　曼徹斯特碼是一種用跳變沿傳輸信息的編碼。與用電平傳輸信息的二進制碼相比，具有如下優(yōu)點：（1）波形在每一位元中間都有跳變，因此具有豐富的定時信息，便于接收端接收定時信息；（2）曼徹斯特碼在每一位中都有電平轉(zhuǎn)變，傳輸時無直流分量，可降低系統(tǒng)的功耗。因此，曼徹斯特編碼方式非常適用于RFID系統(tǒng)這種采用副載波的負載調(diào)制方式。
　　RFID系統(tǒng)遵循“閱讀器先說”的原則，閱讀器發(fā)送請求信號給電子標簽，電子標簽的數(shù)字部分對請求信號進行相應的處理，并發(fā)出回復信息給閱讀器。
　　電子標簽的數(shù)字部分框架如圖1所示。PPM解碼模塊接收模擬部分發(fā)送過來的信號，將脈沖位置編碼方式的數(shù)據(jù)解碼成電子標簽數(shù)字部分可識別的二進制數(shù)據(jù)，并將此二進制數(shù)據(jù)發(fā)送到CRC校驗模塊和狀態(tài)機模塊。CRC校驗模塊確認信號傳輸無誤后，狀態(tài)機對請求信號進行處理并發(fā)出回復信號給CRC編碼模塊產(chǎn)生CRC校驗碼，最后由曼徹斯特編碼模塊將回復信號以及CRC校驗碼一并以特定的脈沖形式發(fā)送給模擬部分進行處理。

　　為了防止信息受干擾或相互碰撞，防止對某些信號特性的蓄意改變，曼徹斯特編碼要對標簽回復的信息提供某種程度的保護。可見，曼徹斯特編碼模塊對整個數(shù)字部分起著非常重要的作用。如果編碼不正確或者抗干擾能力不強，閱讀器無法接收到正確的回復信號，從而導致電子標簽與閱讀器的通信失敗。
　　因此，為了準確實現(xiàn)編碼的功能，需要在充分理解標準的基礎上，嚴格定義該模塊與狀態(tài)機之間的接口時序。
2 ISO/IEC15693標準編碼部分分析
　　根據(jù)ISO/IEC15693標準，曼徹斯特編碼模塊必須支持兩種模式的載波：單載波和雙載波" title="雙載波">雙載波。系統(tǒng)的載波頻率Fc為13.56MHz。選擇單載波時，載波fs1頻率為Fc/32(423.75kHz)；選擇雙載波時，載波fs1的頻率為Fc/32(423.75kHz)，載波fs2的頻率為Fc/28(484.28kHz)，并且兩者的相位必須是連續(xù)的。同時，曼徹斯特編碼模塊還必須支持兩種數(shù)據(jù)傳輸模式：高速模式和低速模式。具體的數(shù)據(jù)傳輸模式和載波選擇模式由閱讀器發(fā)送過來的請求信號決定。
　　為了節(jié)省功耗，采用頻率為Fc/4的時鐘作為工作時鐘。低速模式持續(xù)的時間和脈沖個數(shù)是高速模式的4倍，而且不同模式的載波對應的編碼方式不同。下面以高速模式為例，對標準規(guī)定的編碼方式進行介紹。
2．1單載波的位編碼
　　單載波的位編碼如圖2所示。邏輯0由8個頻率為Fc/32的脈沖開始，然后是一段長度為18.88μs的未調(diào)制時間；而邏輯1則由一段長度為18.88μs的未調(diào)制時間開始，然后是8個頻率為Fc/32的脈沖。編碼一位數(shù)據(jù)所用的時間為37.76μs。

2．2 雙載波的位編碼
　　雙載波的位編碼如圖3所示。邏輯0由8個頻率為Fc/32的脈沖（共18.88μs）開始，緊接著是9個頻率為Fc/28的脈沖；而邏輯1由9個頻率為Fc/28的脈沖（共18.58μs）開始，緊接著為8個頻率是Fc/32的脈沖。

2．3 單載波的起始標志和結束標志
　　閱讀器和電子標簽的對話以幀的形式進行，幀的起始標志是SOF（Start of Frame）,結束標志是EOF(End of Frame)。單載波的SOF和EOF如圖4所示。單載波的SOF包括三個部分：一段長度為56.64μs的未調(diào)制時間；24個頻率為Fc/32的脈沖、邏輯1的位編碼；而EOF亦包括三個部分：邏輯0的位編碼、24個頻率為Fc/32的脈沖、一段長度為56.64μs的未調(diào)制時間。

2.4 雙載波的起始標志和結束標志
　　雙載波的SOF和EOF如圖5所示。雙載波的SOF包括27個頻率為Fc/28的脈沖、24個頻率為Fc/32的脈沖、邏輯1的位編碼；而EOF亦包括三個部分：邏輯0的位編碼、24個頻率為Fc/32的脈沖、27個頻率為Fc/28的脈沖。

3 接口定義及時序分析
　　曼徹斯特編碼模塊只有與狀態(tài)機模塊在時序上密切配合，雙方才能正確地發(fā)送和接收信號。所規(guī)定的曼徹斯特編碼模塊與狀態(tài)機模塊的握手信號如圖6所示。

　　曼徹斯特編碼模塊的輸入信號：Fc4是時鐘信號；Reset是復位信號；Send_slow_fast是模式選擇信號，用于快速或者低速模式的選擇；Send_one_dual是載波選擇信號，用于單載波或者雙載波的選擇；Send_data_en是數(shù)據(jù)發(fā)送使能信號，當此信號有效時，該模塊進入編碼狀態(tài)，同時，狀態(tài)機送出第一位數(shù)據(jù)；Send_data是數(shù)據(jù)信號；Send_data_end是數(shù)據(jù)發(fā)送完畢信號，狀態(tài)機在發(fā)送最后一位數(shù)據(jù)的同時，對Send_data_end信號置位，通知曼徹斯特編碼模塊，狀態(tài)機的數(shù)據(jù)已經(jīng)發(fā)送完畢。
　　曼徹斯特編碼模塊輸出到狀態(tài)機的信號：Send_shift_en是移位使能信號，每當完成一位數(shù)據(jù)的編碼時，此信號有效，通知狀態(tài)機進行數(shù)據(jù)移位；Send_over是結束信號，當發(fā)送完EOF時，該信號有效，表示數(shù)據(jù)的編碼已經(jīng)完成。
　　曼徹斯特編碼模塊輸出到模擬部分的信號：Send_final_out是輸出到模擬部分的編碼信號。
4 設計思想
　　本設計采用狀態(tài)轉(zhuǎn)換的方式實現(xiàn)編碼功能，因此狀態(tài)的劃分和狀態(tài)轉(zhuǎn)換條件起著非常重要的作用。適當?shù)臓顟B(tài)劃分不僅簡潔明了、宜于維護，而且所占用的資源少。這里用到了九種典型的狀態(tài)，狀態(tài)之間的轉(zhuǎn)換如圖7所示。

　　(1)系統(tǒng)復位后，模塊處于Initial狀態(tài)。在此狀態(tài)中，根據(jù)Send_one_dual和Send_data_en兩個信號的值判斷下一個狀態(tài)，Send_data_en信號決定是否進入編碼狀態(tài)，Send_one_dual信號決定進入單載波模式還是雙載波模式，Send_data_en信號無效時，保持原狀態(tài)不變，否則進入SOF狀態(tài)。
　　(2) 根據(jù)Send_one_dual信號的值，決定進入單（雙）載波SOF狀態(tài)，通過計數(shù)器控制狀態(tài)持續(xù)時間，并且根據(jù)Send_slow_fast信號的值調(diào)整計數(shù)器的值。在此狀態(tài)的第一個時鐘周期捕獲并鎖存" title="鎖存">鎖存狀態(tài)機送出的Send_data信號的值， 以決定下個編碼狀態(tài)。在此狀態(tài)結束的前一個周期，使Send_shift_en信號的值有效，通知狀態(tài)機進行移位操作。并根據(jù)鎖存的Send_data信號的值判斷下一個狀態(tài)，從而進入logic 0或者logic 1的編碼狀態(tài)。
　　(3) 進入數(shù)據(jù)發(fā)送狀態(tài)后，同樣在第一個時鐘周期捕獲并鎖存此時的Send_data信號的值，以確定下一個狀態(tài)。通過計數(shù)器精確控制狀態(tài)持續(xù)的時間，并在結束前的第二個周期捕獲Send_data_end信號的值。如果這個值無效，則表示狀態(tài)機的數(shù)據(jù)沒有發(fā)送完，因此在結束前一個周期發(fā)送Send_shift_en信號，讓狀態(tài)機進行數(shù)據(jù)移位操作。如果這個值有效，則說明狀態(tài)機的數(shù)據(jù)已經(jīng)發(fā)送完畢，因此在該位編碼狀態(tài)的最后一個周期不用再發(fā)送Send_shift_en信號，只需轉(zhuǎn)入最后一位數(shù)據(jù)的編碼狀態(tài)即可。
　　(4)等待最后一位數(shù)據(jù)編碼完成，模塊進入EOF狀態(tài)。當EOF發(fā)送完畢時，Send_over信號有效，通知狀態(tài)機編碼結束。
　　該模塊的時鐘頻率為Fc/4，而輸出給模擬部分的脈沖信號的頻率為Fc/32和Fc/28,同時還有未調(diào)制的部分。為了滿足不同輸出形狀的需要，應設置波形輸出模塊。在該模塊中進行適當?shù)姆诸l，并且在每個狀態(tài)的不同部分，設置不同的標志位，用于控制最后的波形輸出模塊。在這里，狀態(tài)決定輸出的時間長度，而波形輸出模塊則決定輸出的形狀。
　　這種設計思想在于：當前狀態(tài)輸出上一個狀態(tài)的數(shù)據(jù)，同時捕獲當前狀態(tài)的數(shù)據(jù)，用于下一個狀態(tài)的輸出。這樣就保證了有充足的時間鎖存數(shù)據(jù)，從而避免了鎖錯數(shù)據(jù)，提高了抗干擾能力。
5 模塊仿真波形及FPGA實現(xiàn)
　　這里采用Verilog硬件描述語言將上述設計思想的數(shù)據(jù)轉(zhuǎn)換成相應的代碼，在ISE7.1環(huán)境下編譯、仿真、下載。ISE是Xilinx FPGA/CPLD的綜合性集成設計平臺,該平臺集成了設計輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分析、芯片下載與配置、功率分析等幾乎所有設計流程所需的工具。將代碼程序用Xilinx Spartan-3系列X3S200芯片進行下載驗證，所得出的在單載波低速模式下的信號波形圖如圖8所示。