《電子技術(shù)應(yīng)用》
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基于Cerebrus的Genus+Innovus流程的功耗面積優(yōu)化
電子技術(shù)應(yīng)用
汪鋒剛1，晉亞緊1，周國(guó)華1，2，劉宇崢3
1.深圳市中興微電子技術(shù)有限公司 后端設(shè)計(jì)部； 2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室；3.上?？请娮涌萍加邢薰?/div>
摘要： 對(duì)于性能功耗面積（PPA）的追求已成為IC芯片設(shè)計(jì)的共識(shí)，尤其是發(fā)展到先進(jìn)工藝節(jié)點(diǎn)，PPA已成為IC設(shè)計(jì)綜合性能的重要指標(biāo)，尤其是對(duì)于大型SoC芯片中clone很多次的模塊，對(duì)于PPA的追求變得更加極致。介紹了基于Cadence公司的Genus工具和Cerebrus 工具，通過(guò)綜合階段與后端PR各個(gè)階段的優(yōu)化，共同提升PPA的優(yōu)化方案。最終結(jié)果顯示，在時(shí)序及DRC基本收斂的情況下，使用Cerebrus工具相比Innovus可以使功耗降低3.5%，面積降低3.1%，使用Genus+Innovus流程可以使功耗降低6.4%，面積降低8.5%，極大地降低了芯片的面積及功耗。
中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.240802
中文引用格式： 汪鋒剛，晉亞緊，周國(guó)華，等. 基于Cerebrus的Genus+Innovus流程的功耗面積優(yōu)化[J]. 電子技術(shù)應(yīng)用，2024，50(8)：21-25.
英文引用格式： Wang Fenggang，Jin Yajin，Zhou Guohua,et al. Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure[J]. Application of Electronic Technique，2024，50(8)：21-25.
Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure
Wang Fenggang1，Jin Yajin1，Zhou Guohua1，2，Liu Yuzheng3
1.Department of Back-End Design， Sanechips Technology Co.， Ltd.； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology； 3.Cadence Design Systems， Inc.
Abstract： The pursuit of performance，power and area (PPA) has become the consensus of IC chip design, especially the development to advanced process nodes. PPA has become a crucial metric of overall performance of IC design. Especially for the modules cloned numerous times in large-scale SoC chips, the pursuit of PPA becomes more extreme. This document describes how to improve the PPA optimization solution based on the Genus and Cerebrus tools of Cadence and the optimization of the Synthesis and the Back-End PR stage. The final result shows that, under the convergence of timing and DRC, employing the Cerebrus tool compared to Innovus can reduce power by 3.5% and area by 3.1%. Furthermore, utilizing the Genus+Innovus flow can reduce power by 6.4% and area by 8.5%, significantly decreasing chip area and power.
Key words : chip design；Genus tool；Cerebrus tool；PPA optimization

引言

在先進(jìn)工藝節(jié)點(diǎn)下，芯片的PPA（Power Performance Area）優(yōu)化尤為關(guān)鍵，是IC設(shè)計(jì)綜合性能的重要指標(biāo)。尤其是對(duì)于大型SoC芯片中clone多次的模塊，對(duì)于面積功耗等的優(yōu)化顯得尤為重要，假設(shè)單個(gè)block PPA優(yōu)化5%，對(duì)于例化100次的block，從全芯片來(lái)看，收益就會(huì)非常明顯。但在追求極致PPA過(guò)程中，傳統(tǒng)方法更加依賴于經(jīng)驗(yàn)，對(duì)于option的選擇需要很多輪的迭代，并且runtime會(huì)增加很多。因此，在芯片設(shè)計(jì)中，需要可以同時(shí)考慮時(shí)序、面積、功耗及DRC方面的優(yōu)化方法，選擇最優(yōu)的option而綜合考慮進(jìn)行PPA的優(yōu)化。

本文中，在Cadence公司的自動(dòng)化布局布線工具Innovus的基礎(chǔ)上，使用新的基于機(jī)器學(xué)習(xí)的設(shè)計(jì)工具Cerebrus可以使芯片布局布線設(shè)計(jì)實(shí)現(xiàn)自動(dòng)化，節(jié)省人力成本的同時(shí)，可將功耗降低3.5%，面積降低3.1%。與此同時(shí)，再搭配Genus綜合工具，采用iSpatial解決方案對(duì)原有RTL級(jí)的邏輯優(yōu)化流程進(jìn)行改進(jìn)，最終實(shí)現(xiàn)功耗降低6.4%，面積降低8.5%，并對(duì)比分析了各方法的優(yōu)化效果。


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作者信息：

汪鋒剛1，晉亞緊1，周國(guó)華1，2，劉宇崢3

（1.深圳市中興微電子技術(shù)有限公司 后端設(shè)計(jì)部，廣東 深圳 518055；

2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣東 深圳518055；3.上?？请娮涌萍加邢薰?，上海 200120）


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