在FPGA設計開發(fā)中，很多場合會遇到同一根信號既可以是輸入信號，又可以是輸出信號，即IO類型（Verilog定義成inout）。
對于inout型的信號，我們既可以使用FPGA原語來實現(xiàn)，也可以使用Verilog代碼來實現(xiàn)。下面將介紹在Xilinx 7系列FPGA上兩種實現(xiàn)方式的差別和注意點。
1.FPGA原語實現(xiàn)
首先，我們編寫的代碼如下：
該代碼通過原語IOBUF實現(xiàn)IO功能，使用Vivado編譯后的原理圖如下圖所示?？梢钥吹絀OBUF內部由OBUFT和IBUF原語構成。
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