在FPGA設(shè)計(jì)開發(fā)中，很多場(chǎng)合會(huì)遇到同一根信號(hào)既可以是輸入信號(hào)，又可以是輸出信號(hào)，即IO類型（Verilog定義成inout）。
對(duì)于inout型的信號(hào)，我們既可以使用FPGA原語來實(shí)現(xiàn)，也可以使用Verilog代碼來實(shí)現(xiàn)。下面將介紹在Xilinx 7系列FPGA上兩種實(shí)現(xiàn)方式的差別和注意點(diǎn)。
1.FPGA原語實(shí)現(xiàn)
首先，我們編寫的代碼如下：
該代碼通過原語IOBUF實(shí)現(xiàn)IO功能，使用Vivado編譯后的原理圖如下圖所示。可以看到IOBUF內(nèi)部由OBUFT和IBUF原語構(gòu)成。
更多信息可以來這里獲取==>>電子技術(shù)應(yīng)用-AET<<
本站內(nèi)容除特別聲明的原創(chuàng)文章之外，轉(zhuǎn)載內(nèi)容只為傳遞更多信息，并不代表本網(wǎng)站贊同其觀點(diǎn)。轉(zhuǎn)載的所有的文章、圖片、音/視頻文件等資料的版權(quán)歸版權(quán)所有權(quán)人所有。本站采用的非本站原創(chuàng)文章及圖片等內(nèi)容無法一一聯(lián)系確認(rèn)版權(quán)者。如涉及作品內(nèi)容、版權(quán)和其它問題，請(qǐng)及時(shí)通過電子郵件或電話通知我們，以便迅速采取適當(dāng)措施，避免給雙方造成不必要的經(jīng)濟(jì)損失。聯(lián)系電話：010-82306118；郵箱：aet@chinaaet.com。