芯片行業(yè)在小芯片（chiplets）基礎設施標準化方面取得了進展，為更快、更可預測地集成不同供應商的不同功能和特性奠定了基礎。

　　從小型、高度專業(yè)化的芯片菜單中進行選擇，并針對特定的應用程序和用例混合和匹配它們的能力已經出現(xiàn)了十多年。但在 2016 年國際半導體技術路線圖結束后，將硬 IP 集成到封裝中的想法真正開始流行起來。從那時起，芯片制造商一直在尋找各種不同的選擇來補充微縮挑戰(zhàn)，因為自22nm以來，每一種新的微縮技術都變得越來越昂貴。

　　小芯片已成為擴展摩爾定律或完全回避它的一種方式，具體取決于應用。無論哪種方式，最近推出的通用 Chiplet Interconnect Express (UCIe) 規(guī)范 1.0 都是一種支持技術，它提供了一種標準方法，可以將這些有限的功能/特性小芯片連接到一個半定制的封裝中。

　　UCIe 采用與PCIe類似的方法，PCIe 是一種用于 PCB 的標準化接口，使供應商能夠混合和匹配各種設備以實現(xiàn)圖形、內存和存儲等功能。UCIe 將其降低到 die-to-die 互連的水平，并得到了 AMD、Arm、ASE、谷歌、英特爾、Meta、微軟、高通、三星和臺積電等行業(yè)巨頭的支持。

　　行業(yè)參與者的最終目標是為小芯片創(chuàng)建一個大型生態(tài)系統(tǒng)或市場，可以使用預先表征的現(xiàn)成組件快速組裝。從制造的角度來看，小芯片提供了更快的生產時間，因為它們的物理尺寸比 SoC 小。困難的部分是將設備集成到由多個供應商開發(fā)的具有可預測結果的封裝中。這就是UCIe 發(fā)揮關鍵作用的地方。

　　“像 UCIe 這樣的標準化互連協(xié)議可以作為強大的小芯片技術生態(tài)系統(tǒng)的關鍵推動者，”西門子 EDA的 IC 驗證部門的驗證 IP 產品經理 Gordon Allan 說?！胺催^來，除了分解帶來的固有裸片良率優(yōu)勢外，該生態(tài)系統(tǒng)還可以實現(xiàn)更高的生產力和更快的上市時間。雖然 UCIe 本身并不會提高芯片良率，但由于小芯片尺寸更小，并且有機會在其功能的理想節(jié)點點實施，因此小芯片的使用創(chuàng)造了提高良率的機會?！?/p>

　　UCIe 的好處

　　Chiplets 將用于各種細分市場，從高性能計算到物聯(lián)網、5G、汽車、醫(yī)學成像、邊緣計算、人工智能和移動設備。在所有這些市場中，芯片制造商都面臨著提供更高性能和更針對特定領域的解決方案的壓力，但與此同時，其中許多設備的生產量將比智能手機或服務器小得多。

　　這就是類似 LEGO 的小芯片方法適合的地方，而 UCIe 是該策略的核心要素。與 PCIe 相比，標準封裝的 UCIe shoreline帶寬（線性）為 28 到 224，高級封裝為 165 到 1317 GB/s/mm，相比提高了 20 到 100 以上。PCIe 的延遲約為20ns。在小于 2ns (Tx + Rx) 時，UCIe 提供了 10 倍的改進。電源效率為0.5（標準封裝）和0.25（高級封裝）pJ/b，提高了10倍以上。這很重要。更高的功率效率轉化為更低的熱量產生并最終為半導體帶來更高的可靠性。

　　英特爾、臺積電和三星這三個代工廠目前正在開發(fā) 3nm 工藝技術，英特爾的路線圖將 2nm 以下擴展到埃領域。但在這些節(jié)點上開發(fā)芯片需要在良率學習和散熱、新晶體管類型、新材料以及High NA EUV 光刻方面面臨重大挑戰(zhàn)。通過限制在這些高級節(jié)點上開發(fā)的內容，并將加速器和內存等其他組件作為單獨的小芯片封裝在一起，產量和上市時間都得到了改善。

　　UCIe 是朝著這個方向發(fā)展的重要成果，第一個版本同時解決了 2D 和 2.5D 制程。UCIe 3D 工藝也在進行中，有望進一步簡化小芯片連接并緩解當今的一些制造問題。

　　圖 1：UCIe 將使設計人員能夠在未來的半導體開發(fā)中將處理器、存儲器、控制器、RF 和 I/O 等功能塊分離到小芯片中。

　　典型的 SoC 封裝包括多功能模塊，例如處理器、協(xié)處理器、加速器、存儲器以及其他控制器和I/O 功能。小芯片設計將這些功能塊分成更小的小芯片。UCIe 不是制造包含所有這些多功能模塊的大型單片芯片，而是為制造商提供了一種方法來分別構建處理器和 I/O 小芯片，然后再連接這些功能模塊（小芯片）。

　　如果任何小芯片在制造過程中遇到問題，它們可以被丟棄并用其他小芯片替換，但該封裝中的其余組件將保持不變。這種方法可以提高生產效率、縮短上市時間并節(jié)省成本。隨著商業(yè)小芯片的開發(fā)，它還可能提供更多選擇，允許芯片制造商準確地構建客戶需要的東西。這些小芯片也可以多次重復使用，例如在存儲器的情況下，或者它們可以針對特定應用進行定制。

　　對于今天的無晶圓設計，內存塊可以反復使用，但設計人員仍然必須通過相同的設計步驟將其集成到單片芯片或高級封裝中。使用標準化接口，可以加快這一過程。

　　“對于代工廠而言，多die設計可能意味著更多的die流片。”Synopsys產品營銷高級總監(jiān) Mick Posner 說。“代工廠還可能會嘗試通過提供一些現(xiàn)成的裸片來促進多裸片業(yè)務，這些裸片的使用方式與它們已經用于關鍵 IP 塊的方式類似。這可能會讓代工廠更好地利用‘舊’節(jié)點的產能，即使對于非常先進的設計也是如此?！?/p>

　　然而，這并不是一項微不足道的努力?！盀榇?，die-to-die 接口必須在所有相關節(jié)點上都可用，”Posner 說。“無晶圓廠芯片設計人員將能夠專注于他們的差異化因素，并依靠芯片封裝來實現(xiàn)其他‘通用’功能，就像他們今天對 IP 所做的那樣。同樣地，芯片制造商可以通過提供更具可擴展性的解決方案并以小芯片的形式提供可組合的產品，以供其他人以樂高方式與他們的“秘密武器”（例如加速器、GPU 等）進行組裝，從而擴大他們的市場。IP 供應商可以選擇通過提供基于許可使用、版稅和/或硬件數(shù)量的新商業(yè)模式的硬化或已知良好芯片格式的專用 IP 子系統(tǒng)來擴展生態(tài)系統(tǒng)?！?/p>

　　其他人指出了類似的好處。Arm公司產品管理高級總監(jiān) JeffDefilippi 表示：“人們很清楚需要基于小芯片的處理器來提高性能和降低成本?；A設施業(yè)務線?！暗钡阶罱?，關于如何利用小芯片架構的優(yōu)勢超出供應商特定的實施，幾乎沒有一致意見。UCIe 技術定義了一個開放的行業(yè)標準，用于在封裝級建立無處不在的互連，滿足客戶對更可定制的封裝級集成的要求。它結合了來自可互操作、多供應商生態(tài)系統(tǒng)的一流芯片對芯片互連和協(xié)議，并從頭開始構建和指定，以提供最佳 KPI，同時滿足廣泛的采用標準。這使最終用戶能夠混合和匹配來自多供應商生態(tài)系統(tǒng)的小芯片組件，用于 SoC 構建?！?/p>

　　小芯片也解決了芯片設計中的另一個棘手問題。隨著更多功能被添加到芯片中，包括 AI/ML，芯片的物理尺寸不斷增長。但它們在制造過程中受到掩模版尺寸的限制，掩模版尺寸決定了晶片上可以用單個掩模無誤地曝光的表面積量。目前，掩膜版的尺寸限制在 800 到 850mm? 之間，這也是當今光刻設備所能達到的數(shù)字。在此限制內，設計人員可以選擇生產許多簡單的芯片，或者生產較少復雜的芯片，例如結合處理器、協(xié)處理器、存儲器和 I/O 的芯片。

　　UCIe 改變了這一模式，使芯片設計人員能夠以更少的工作量、更短的交貨時間和更高的產量為特定應用開發(fā)定制（定制）解決方案。例如，一個需要射頻調制解調器但只需要兩個內存塊的通信芯片將能夠連接 3nm 處理器與 28nm 射頻，加上兩個內存塊和其他 I/O。使用 UCIe 連接這些模塊為設計人員提供了更高程度的靈活性。

　　圖 2：隨著芯片尺寸變小，半導體開發(fā)成本上升。UCIe 制造過程可能會減緩增長速度。

　　第一步

　　UCIe 1.0 是第一個支持基于 PCI Express (PCIe) 和Compute Express Link (CXL)行業(yè)的 die-to-die I/O 物理層、die-to-die 協(xié)議和軟件堆棧的開放行業(yè)標準標準。它包括業(yè)界領先的 KPI、調試支持和合規(guī)性注意事項。目標是確保芯片組互連和互操作。UCIe 的未來目標包括添加定義高級小芯片外形和管理的附加協(xié)議。

　　“UCIe 是一個綜合規(guī)范，旨在推動圍繞多die SoC 設計的連貫生態(tài)系統(tǒng)，”Synopsys產品營銷高級總監(jiān) Shekhar Kapoor 說。“UCIe聯(lián)盟已經發(fā)布了一個 die-to-die 接口規(guī)范，它比其他選項更具包容性，涵蓋了完整的協(xié)議棧以及物理層。因此，它可以解決最相關的多die SoC 用例。相比之下，其他標準工作主要集中在接口的物理層方面。除了完整性之外，UCIe 規(guī)范在其提出的性能指標（如邊緣效率、電源效率和延遲方面）也很有吸引力。UCIe還定義了一個連貫的路線圖，以符合行業(yè)的預期未來需求，換個角度來看，Marvell、英特爾和 AMD 已經在幾代芯片中使用小芯片方法，這使它們具有優(yōu)于競爭對手的先天優(yōu)勢。但隨著業(yè)界其他公司開始采用這種樂高積木方法，它為所有芯片制造商開辟了類似的定制能力。

　　“采用標準化定義，以及發(fā)布 UCIe 成員承諾在商用小芯片中使用的標準化小芯片 I/O 接口，應該會擴大和簡化小芯片技術的采用，”西門子的Allan說?！斑@可能包括參考工具包、合規(guī)文檔和開放支持。結果將是任何希望使用商業(yè)小芯片的人都可以輕松做到這一點，就像今天的設計師可以使用 HBM 內存并將其集成到他們的設計中一樣。從穩(wěn)定性的角度來看，UCIe 將受益于 PCIe 和 CXL 的基礎，這些基礎正在被市場廣泛采用。這對于未來 UCIe 解決方案的穩(wěn)定性來說是個好兆頭。此外，安全性有望成為小芯片采用的一個積極因素，因為通過將它們放置在芯片上可以使功能更加安全，現(xiàn)在可能在小芯片中處于芯片外。UCIe 所基于的底層 PCIe/CXL 協(xié)議具有強大的安全實現(xiàn) (IDE)，可以為采用小芯片的用戶提供安全保障?！?/p>

　　圖 3：半導體、封裝、IP 供應商、代工廠和云服務提供商的領導者正在聯(lián)手推動新的開放式小芯片標準。資料來源：UCIE 聯(lián)盟

　　未來發(fā)展與挑戰(zhàn)

　　總體而言，半導體行業(yè)對新標準充滿熱情。但這只是起點。下一步是建立一個小芯片生態(tài)系統(tǒng)，該生態(tài)系統(tǒng)具有良好的特征并在硅片中得到驗證。

　　Cadence負責信號完整性的產品工程架構師 Ken Willis 說：“對于內插器上的小芯片設計，目前存在詳細的物理實現(xiàn)工具，以及詳細的布局后提取和信號完整性、電源完整性和熱仿真工具?！?“仍然需要的關鍵功能是為早期可行性和權衡分析提供支持的預設計分析環(huán)境，以幫助在實施時做出架構和系統(tǒng)級決策。這將需要訪問合格的小芯片分析模型庫、代表性中介層互連庫，以及跨中介層/封裝/電路板快速“虛擬原型”潛在實施方法的能力，以實現(xiàn)多學科分析。”

　　還有很多工作要做。“UCIe 倡導者已經明確定義了他們的重點領域，其中包括具有行業(yè)領先 KPI 的裸片到裸片 I/O、用于近期批量附加的 CXL/PCIe，以及確保互操作性和演進的明確規(guī)范，”說西門子 EDA 嵌入式板系統(tǒng)部門的產品經理 Keith Felton。“展望未來，UCIe應該尋求與其他專注于實現(xiàn)小芯片商業(yè)化和使用的行業(yè)聯(lián)盟密切合作，例如作為開放計算項目 ODSA/CDX 業(yè)務工作組一部分的小芯片設計交換 (CDX) 項目。”

　　UCIe 是重要的第一步。“一個完整的接口解決方案包含許多不同的元素，包括協(xié)議、PHY、安全性、管理、調試和外形尺寸，”Arm 的 Defilippi 說?！皹I(yè)界一直在以定制的方式解決這些問題，現(xiàn)在 UCIe 將面臨這些元素標準化的挑戰(zhàn)?！?/p>

　　盡管如此，在行業(yè)重量級人物的支持下，UCIe 規(guī)范 1.0 正在獲得動力。新興的開放式行業(yè)標準提供了更好的性能、低功耗和更高的產量。此外，計劃中的 3-D 重點有望促進整個半導體生態(tài)系統(tǒng)的發(fā)展。

　　“目前，UCIe 規(guī)范 1.0 解決了 2D 和 2.5D 流程，”英特爾高級研究員兼 I/O 技術首席架構師、UCIe 標準推動者成員 Debendra Das Sharma 說?！拔覀兿Ｍ谖磥淼陌姹局泻w 3D。UCIe通過定義通用標準接口提供性能和電源效率改進，它將使整個小芯片生態(tài)系統(tǒng)受益。IP 開發(fā)商和小芯片制造商，包括制造處理器、存儲器、協(xié)處理器、加速器、控制器和不同類型 I/O 的制造商現(xiàn)在可以參與其中。他們將共同加速未來的半導體創(chuàng)新?！?/p>