集成電路制造技術(shù)融合了半導體、材料、光學、精密儀器、自動控制等 40多個工程科學技術(shù)領(lǐng)域的最新成就，代表當今世界微納制造的最高水平，其技術(shù)水平和產(chǎn)業(yè)規(guī)模已成為衡量一個國家信息產(chǎn)業(yè)競爭力和綜合國力的重要標志。集成電路產(chǎn)業(yè)處于電子信息產(chǎn)業(yè)鏈的上游，是一個有巨大市場規(guī)模且持續(xù)增長的行業(yè)，以 2017 年為例，集成電路產(chǎn)業(yè)對全球 GDP 的直接貢獻高達 4086.91億美元。近年來，得益于物聯(lián)網(wǎng)、云計算、大數(shù)據(jù)、人工智能等領(lǐng)域的快速發(fā)展，集成電路的應用范圍正在不斷擴大。

　　與此同時，集成電路是電子信息產(chǎn)業(yè)的基礎(chǔ)和核心，一直在推動信息化和工業(yè)化深度融合中發(fā)揮著重要作用。比如，利用集成電路芯片對傳統(tǒng)機床進行智能改造，形成了數(shù)控機床的新興產(chǎn)業(yè)。汽車電子化是提高汽車安全性、舒適性和經(jīng)濟性等性能的重要措施，引發(fā)了汽車工業(yè)的新革命。面向傳統(tǒng)行業(yè)定制的處理、控制、存儲相關(guān)集成電路，不僅將重構(gòu)傳統(tǒng)行業(yè)發(fā)展生態(tài)，而且將驅(qū)動集成電路產(chǎn)業(yè)的發(fā)展。

　　國內(nèi)外研究現(xiàn)狀

　　自1958年集成電路問世以來，以硅 CMOS 技術(shù)為基礎(chǔ)的集成電路一直遵循摩爾定律不斷向前發(fā)展，即集成電路上可容納的晶體管數(shù)量每隔 18～24 個月增加一倍，性能提升一倍，而價格保持不變。在 CMOS 工藝中，通常用特征尺寸來表征柵長，即溝道長度，通過縮小特征尺寸來提高芯片工作速度，增加集成度及降低成本。當前特征尺寸已經(jīng)從 1971 年的 10?m 縮減到10nm 左右，先進集成電路容納的晶體管數(shù)量已經(jīng)超過 10 億個。

　　近年來，得益于制造技術(shù)的進步，相對于前一個技術(shù)節(jié)點，新技術(shù)節(jié)點的電路性能提升30%，功耗下降50%，面積縮減50%，可靠性基本保持不變。但是隨著集成電路工藝進入 7nm 技術(shù)節(jié)點（對應溝道長度約 20nm），傳統(tǒng)邏輯和存儲器性能的繼續(xù)提升遇到技術(shù)瓶頸，集成電路發(fā)展正處于重大技術(shù)革新時期。未來 5～10 年，集成電路產(chǎn)業(yè)將沿著擴展摩爾（more Moore）、超越摩爾（more than Moore）和超越 CMOS（beyond CMOS）三個技術(shù)路線向前發(fā)展。

　?。?）擴展摩爾。通過器件結(jié)構(gòu)、溝道材料、集成工藝等方面的創(chuàng)新，微縮特征尺寸，繼續(xù)提升集成電路密度，相關(guān)技術(shù)路線已經(jīng)規(guī)劃到近 1nm 技術(shù)節(jié)點，這正是本文討論的重點。

　?。?）超越摩爾。以價值優(yōu)先和功能多樣化為目標，不強調(diào)特征尺寸的縮小，而是通過功能擴展及多功能集成，發(fā)展新功能器件與系統(tǒng)集成，實現(xiàn)應用層面的系統(tǒng)性能提高。

　?。?）超越 CMOS。通過新材料、新結(jié)構(gòu)、新原理器件的研發(fā)推動集成電路的發(fā)展，從物理工作機理與技術(shù)實現(xiàn)方式上突破傳統(tǒng)硅基 CMOS 場效應晶體管技術(shù)限制。

　　擴展摩爾技術(shù)路線是實現(xiàn)更小、更快、更廉價的邏輯與存儲器件的重要技術(shù)路徑。表1 是電氣和電子工程師協(xié)會（IEEE）給出的國際器件與系統(tǒng)路線圖（international roadmapfor devices and systems，IRDS）。

　　表1 IRDS2017 版公布的邏輯器件工藝技術(shù)路線圖

　　短溝道效應是 CMOS 工藝技術(shù)向更小尺寸和更高集成度方向發(fā)展面臨的主要問題，當溝道長度縮小到納米量級時，即使不施加柵極電壓，也無法完全關(guān)斷 MOS 晶體管，源與漏之間會存在漏電流，使電路靜態(tài)功耗增大。為此，需要通過新工藝、新結(jié)構(gòu)與新器件的不斷創(chuàng)新實現(xiàn)更先進的技術(shù)節(jié)點?？傮w上來說，邏輯器件的發(fā)展呈三個重要趨勢：從結(jié)構(gòu)上看，將由平面轉(zhuǎn)變?yōu)榱Ⅲw，三維晶體管技術(shù)（如 FinFET 等）成為主流器件技術(shù)；從材料上看，溝道構(gòu)建材料將由硅轉(zhuǎn)變?yōu)榉枪?，非硅成為主流；從集成上看，類似平?NAND 閃存向三維NAND 閃存演進，未來的邏輯器件也會從二維集成技術(shù)走向三維堆棧工藝。從功耗和性能兩個維度來看，有兩條比較清晰的技術(shù)發(fā)展主線：采用新結(jié)構(gòu)增加柵控能力，以實現(xiàn)更低的漏電流，降低器件功耗；采用新材料增加溝道的遷移率，以實現(xiàn)更高的導通電流和性能。10nm 及以下邏輯工藝將引入 Ge/Ⅲ-Ⅴ族高遷移率溝道材料、GeSi 源/漏應變材料等，結(jié)構(gòu)上將采用納米場效應晶體管和隧穿場效應晶體管（TFET）等。而存儲器件，DRAM 尺寸縮小到 1x 技術(shù)節(jié)點遇到工藝復雜、良率下降、成本上升、功耗增加等挑戰(zhàn)，DRAM 在容量增加的同時刷新功耗增加，其容量擴展性遭遇巨大挑戰(zhàn)。新興非易失存儲技術(shù)，特別是基于非電荷存儲機制的兩端器件，避免了電荷型 MOS 結(jié)構(gòu)尺寸縮小過程中器件可靠性的嚴重退化問題，有望成為未來非易失存儲的主流技術(shù)。同時，三維集成是高密度存儲器發(fā)展的方向和核心技術(shù)。

　　近 20 年來，美國英特爾公司一直是邏輯集成電路技術(shù)發(fā)展的領(lǐng)頭羊，分別于 90nm（2003 年）、45nm（2007 年）和 22nm（2011 年）技術(shù)節(jié)點上率先研發(fā)出晶體管溝道應變、高 K 金屬柵和三維 FinFET 技術(shù)，不斷推動著擴展摩爾技術(shù)的進步。但是，隨著制造工藝復雜度和制造成本的不斷攀升，只有極少數(shù)集成電路廠商能夠承受 7nm 節(jié)點以下集成電路的研發(fā)費用。目前，格羅方德半導體股份有限公司和聯(lián)華電子股份有限公司均已退出先進節(jié)點集成電路的研發(fā)。目前，全球只有英特爾公司、三星公司、臺積電公司有能力研發(fā) 7nm 及以下集成電路技術(shù)。三星公司、臺積電公司于 2016 年年底領(lǐng)先研發(fā)成功 10nm集成電路技術(shù)，2018 年臺積電公司的 7nm 集成電路開始量產(chǎn)。中國中芯國際公司 14nm工藝制程芯片 2019 年實現(xiàn)量產(chǎn)，并將于 2021 年正式出貨。目前來看，考慮到技術(shù)復雜度的不斷增加和應用需求有所放緩，技術(shù)節(jié)點升級的周期將可能放緩至30 個月以上。

　　待解決的關(guān)鍵技術(shù)問題

　　1nm集成電路對應的特征尺寸將達到7nm，硅集成電路技術(shù)在速度、功耗、集成度、可靠性等方面將受到一系列基本物理問題和工藝技術(shù)問題的限制，面臨的關(guān)鍵技術(shù)挑戰(zhàn)包括：①晶體管結(jié)構(gòu)：如何重新定義底層設(shè)計；②溝道材料：如何獲取兼容 CMOS 工藝的高載流子遷移率材料；③極紫外投影光刻技術(shù)：如何提高分辨率和產(chǎn)率；④互連：如何開發(fā)新材料和新集成方法，以降低RC 延遲時間；⑤設(shè)計與工藝聯(lián)合優(yōu)化技術(shù)：如何尋找制造技術(shù)和設(shè)計電路圖形的關(guān)聯(lián)性。

　　1 晶體管結(jié)構(gòu)

　　當集成電路進入 22nm 節(jié)點，傳統(tǒng)的平面場效應晶體管由于柵極不能完全控制溝道，從漏極到源極的亞閾值泄漏增大，無法進行進一步的縮微，被三維結(jié)構(gòu)的 FinFET 取代。FinFET 結(jié)構(gòu)類似魚后鰭的叉狀 3D 架構(gòu)，由襯底上的硅體薄（垂直）翅片組成，通過在鰭片的三個面上施加柵極，可以有效控制溝道漏電流，降低溝道摻雜，提高載流子遷移率 [5] 。高 K 金屬柵新材料、FinFET新器件結(jié)構(gòu)和溝道倒摻雜新工藝的引入，可以降低工作電壓，減少器件與電路的功耗，這對于低功耗要求較為嚴格的消費類芯片尤為重要。但是當集成電路進入3nm 節(jié)點后，柵控與漏電問題將再次凸顯，再加上閾值平坦化和翅片上的熱耗散等難題，三柵 FinFET 不再適用，有可能被圍柵（gate-all-around，GAA）納米線器件取代。GAA 在結(jié)構(gòu)的四個面都施加一個柵極，從而保持溝道靜電完整性，實現(xiàn)更好的漏電流控制和載流子一維彈道輸運。為了進一步克服物理縮放比例和性能限制，需要發(fā)展三維集成技術(shù)，形成類似 3D-NAND 閃存的垂直GAA 結(jié)構(gòu)，或者通過逐層堆疊的方法形成堆疊納米線晶體管，從而提高單位面積的電路集成度。盡管如此，對于未來的 1nm 集成電路制造技術(shù)，如何重新從底層設(shè)計具有超陡亞閾值斜率、超小亞閾值擺幅的低功耗器件結(jié)構(gòu)，增強柵極控制能力，仍然是有待解決的難題。

　　2 溝道材料

　　當集成電路進入 90nm 節(jié)點后，集成電路產(chǎn)業(yè)界開始引入應變硅材料，并尋求更高載流子遷移率的新型溝道材料。在硅襯底上外延應變 SiGe 或 Ge 溝道可以提高空穴遷移率來增大驅(qū)動電流。主要問題是需要嚴格控制外延層厚度和外延層與基底層之間的界面粗糙度。當應變層厚度超過臨界值時，應力弛豫會導致載流子能帶分布與波谷散射增加，從而造成遷移率退化。由于需要在前道工序中引入 Ge，后續(xù)工藝需要防止 Ge 沾污和采用低工藝溫度。Ⅲ-Ⅴ族化合物半導體，如銦鎵砷、砷化鎵和砷化銦等具有很高的載流子遷移率，與 FinFET 和GAA 器件的集成在7nm 節(jié)點集成電路表現(xiàn)出優(yōu)異的性能，其挑戰(zhàn)在于和硅材料之間存在大的晶格失配，導致晶體管溝道的缺陷，尤其是在硅材料上生長銦鎵砷材料更為嚴重。當前利用選擇性外延技術(shù)集成Ⅲ-Ⅴ族化合物的研究正在進行中，其他技術(shù)如硅上鍵合技術(shù)也在探索之中。為了有效避免短溝道效應，通常要求場效應晶體管溝道厚度小于溝道長度的 1/3，1nm 節(jié)點集成電路的溝道長度小于 10nm，受量子效應限制，傳統(tǒng)三維半導體材料很難將溝道厚度減小至 3nm以下。具有原子層厚度的二維半導體材料具有比硅更小的介電常數(shù)、更大的帶隙和載流子有效質(zhì)量。將這種新型材料應用于短溝道晶體管正在成為一個前沿探索方向。1nm 物理柵長的 MoS 2 場效應晶體管已經(jīng)被報道，其結(jié)構(gòu)是以直徑1nm 的單臂碳納米管作為柵電極，并以 ZrO 2 包裹碳納米管形成背柵電容，以 Ni作為源漏電極，晶體管亞閾值擺幅 65Mv/dec，開關(guān)比 10 6 ，漏致勢壘降低至290mV/V。但是載流子遷移率仍低于理論預期值，目前使用的微機械剝離等方法無法應用于集成電路生產(chǎn)。

　　3 極紫外投影光刻技術(shù)

　　光刻是集成電路制造中技術(shù)難度最大、成本最高的技術(shù)環(huán)節(jié)，成本占集成電路制造成本的 35%以上，在每一代集成電路技術(shù)更新中都扮演著技術(shù)先導的角色。透射式浸沒式 193nm 步進掃描投影光刻機的單次曝光分辨力理論極限為38nm，無法通過單次曝光形成22nm節(jié)點及以下集成電路關(guān)鍵圖層的目標圖形，需要采用多重光刻技術(shù)，即把原來一層光刻的圖形經(jīng)過拆分之后放到兩個或多個掩模上，采用多次光刻共同形成一層關(guān)鍵圖層。通過四重圖形曝光手段，集成電路特征尺寸可以達到 10nm。通過八重圖形曝光手段，集成電路特征尺寸可以達到5nm。但是多重圖形曝光工藝復雜，如多塊掩模版、多次曝光、多次刻蝕、更為復雜的圖形布局拆分算法等，導致制造成本急劇上升。為此，需要采用波長為 13.5nm 的反射式極紫外投影光刻技術(shù)，當前阿斯麥（ASML）公司商用的TWINSCAN NXE：3400B 極紫外投影光刻機數(shù)值孔徑已經(jīng)達到 0.33，5nm技術(shù)節(jié)點邏輯集成電路制造中金屬互聯(lián)層和高密度孔陣列均可以通過單次極紫外投影曝光完成。未來 5～10 年，預計數(shù)值孔徑將提高到 0.6 以上，光源功率、掩模缺陷和光刻膠靈敏度三大關(guān)鍵技術(shù)將取得突破，結(jié)合離軸照明等分辨力增強技術(shù)，極紫外投影光刻單次曝光分辨力極限將逼近 7nm，進一步采用多重圖形極紫外投影曝光技術(shù)，分辨力極限將達到 2nm 及以下，滿足 1nm 技術(shù)節(jié)點集成電路光刻需求。

　　4 互連技術(shù)

　　隨著互連線特征尺寸的不斷縮小、布線層數(shù)和長度的不斷增大，集成電路進入 130nm 節(jié)點以后，RC 時間延遲逐漸成為阻礙時鐘頻率提高的主要因素。通常采用銅互連和低介電常數(shù)材料兩種方法來降低 RC 延遲時間。相比于鋁及其合金互連，新一代的銅互連具有更低的電阻率、更高的熔點和更好的抗電遷移能力，可以降低 RC 時間延遲約 40%，從而提高器件密度和時鐘頻率，并降低能耗。銅互連通常采用“大馬士革”結(jié)構(gòu)的鑲嵌工藝，且被銅種子層、襯墊和薄擴散阻擋層所包圍。傳統(tǒng)的物理氣相沉積和擴散阻擋層的方法被原子層沉積方法所取代。但是，當集成電路進入 5nm 以后，銅互連方案變得越發(fā)緊湊，將面臨銅線電阻過大、銅易擴散、低介電常數(shù)材料易擊穿等技術(shù)挑戰(zhàn)，光刻工藝造成的線邊緣粗糙度、趨膚效應、過孔錯位等因素也會使銅互連可靠性變差。延續(xù)傳統(tǒng)鑲嵌工藝的解決方案可能用鈷或釕取代銅進一步降低互連電阻 [9] 。其他集成制造工藝挑戰(zhàn)還包括均方根小于 2nm 的超低線邊緣粗糙度光刻工藝、小于2nm 的擴散阻擋層沉積、無損傷化學機械拋光、無損傷化學清洗等。

　　5 設(shè)計與工藝聯(lián)合優(yōu)化技術(shù)

　　當集成電路進入 22nm 節(jié)點及以下，工藝偏差和波動性相比特征尺寸所占比例日益增大，導致缺陷密度急劇上升，傳統(tǒng)的工藝和設(shè)計規(guī)則無法滿足產(chǎn)品性能需求，設(shè)計和工藝聯(lián)合優(yōu)化技術(shù) [10] （design technologyco-optimization，DTCO）成為必然的發(fā)展趨勢。其基本思想是集成電路設(shè)計工程師與光刻工程師共同深入尋找制造技術(shù)和設(shè)計電路圖形的關(guān)聯(lián)性，既要滿足器件性能的要求，又能在芯片工廠內(nèi)實現(xiàn)制造且具有足夠工藝窗口的技術(shù)方案，在集成電路生產(chǎn)之前就能有效評估可制造性，對晶體管架構(gòu)設(shè)計、模塊級物理實現(xiàn)、材料和關(guān)鍵工藝技術(shù)，以及可靠性整個流程進行協(xié)同優(yōu)化。在設(shè)計層面，需要在明確的物理設(shè)計思路基礎(chǔ)上，對電路仿真進行進一步精確化設(shè)計，確定晶體管架構(gòu)，如繞柵極納米線和納米板器件結(jié)構(gòu)，仿真范圍從測試圖形擴展到整個標準單元。綜合考慮布線能力、功耗、時序和面積等因素，獲取精確的晶體管模型和庫架構(gòu)，建立版圖分析和模型驗證方法，優(yōu)化器件圖形設(shè)計規(guī)則，產(chǎn)生適于1nm 技術(shù)節(jié)點的友好版圖，用于 1nm 技術(shù)節(jié)點光刻工藝和模型的輸入。在制造層面，將晶體管架構(gòu)、薄膜材料沉積、極紫外光刻和等離子體刻蝕等技術(shù)協(xié)同優(yōu)化整合，實現(xiàn)復雜納米結(jié)構(gòu)的高分辨率和高保真度。其中難度最大的是極紫外光刻協(xié)同優(yōu)化，其流程涉及光源-掩模協(xié)同優(yōu)化、光學鄰近效應修正、亞分辨率輔助圖形、高精度計量、光刻膠類型、光刻膠反應機理和隨機性效應、光刻后處理等，需要設(shè)計、工藝、材料和設(shè)備等各個領(lǐng)域的工程師緊密合作，以獲取合理的分辨率、工藝寬容度、焦深、掩模誤差因子和線條邊緣粗糙度等參數(shù)，并縮小標準庫單元區(qū)域的面積，降低器件結(jié)構(gòu)和電學性能的偏差，滿足功耗、性能、面積、成本（power，performance，area，cost，PPAC）的目標需求。

　　優(yōu)先發(fā)展技術(shù)領(lǐng)域

　　當前集成電路發(fā)展正處于重大技術(shù)革新時期，1nm 技術(shù)節(jié)點的推進面臨兩大基本挑戰(zhàn)：一是由于晶體管物理性質(zhì)限制，縮小特征尺寸越來越困難；二是制造工藝創(chuàng)新步伐放緩。這給我國的集成電路發(fā)展帶來了新的機遇和挑戰(zhàn)。建議優(yōu)先考慮以下技術(shù)領(lǐng)域的發(fā)展。

　?。?）擴展摩爾技術(shù)。垂直 GAA 結(jié)構(gòu)、堆疊納米線等晶體管架構(gòu)，實現(xiàn)晶體管柵極長度的進一步微縮。異質(zhì)材料體系的器件集成，突破多種物理失配限制，提高載流子遷移率。極紫外投影光刻設(shè)備及工藝，突破光源、掩模及檢測方法、光刻膠、多重曝光等技術(shù)，提高分辨率。高密度互連，形成新的互聯(lián)材料和圖案成形技術(shù)方案。設(shè)計與工藝聯(lián)合優(yōu)化，實現(xiàn)精確的工藝波動性控制。

　?。?）超越摩爾技術(shù)。發(fā)展新功能器件與系統(tǒng)集成方法，通過硅通孔（TSV）三維集成技術(shù)將處理器、存儲器、傳感器、微機電系統(tǒng)、能源、生物芯片等整合成一個整體，實現(xiàn)新功能的應用。

　?。?）超越 CMOS 技術(shù)。新原理邏輯器件，包括隧穿場效應晶體管、負電容場效應晶體管、納機電邏輯器件和自旋電子器件等。新型存儲器件，包括自旋轉(zhuǎn)移力矩磁存儲、相變存儲器、阻變式存儲器及其大規(guī)模集成技術(shù)。憶阻器的神經(jīng)仿生功能的研發(fā)，發(fā)展適用于憶阻器的類腦神經(jīng)網(wǎng)絡(luò)計算處理機制和體系架構(gòu)，開發(fā)類腦計算系統(tǒng)的計算模型及相關(guān)算法，以此實現(xiàn)大規(guī)模類腦神經(jīng)網(wǎng)絡(luò)計算系統(tǒng)。

　　我國的發(fā)展戰(zhàn)略與對策建議

　　制定技術(shù)發(fā)展戰(zhàn)略時建議考慮如下問題。

　?。?）加強應用基礎(chǔ)研究，鼓勵原始創(chuàng)新，突出顛覆性技術(shù)創(chuàng)新。增加在新材料、新結(jié)構(gòu)、新原理器件關(guān)鍵技術(shù)和基礎(chǔ)問題上的研發(fā)投入，為我國發(fā)展具有自主可控的集成電路產(chǎn)業(yè)提供新途徑。

　　（2）加強集成電路關(guān)鍵共性技術(shù)研發(fā)工作，聚焦圍柵納米線等新器件、極紫外光刻等新工藝研發(fā)，打通 1nm 集成電路關(guān)鍵工藝，為高端芯片在國內(nèi)制造企業(yè)的生產(chǎn)提供重要支撐。

　?。?）從國家層面對集成電路制造技術(shù)體系和產(chǎn)業(yè)生態(tài)建設(shè)進行系統(tǒng)、科學地規(guī)劃和布局，遵循“一代設(shè)備，一代工藝，一代產(chǎn)品”的發(fā)展規(guī)律，加大集成電路關(guān)鍵材料、核心裝備、關(guān)鍵工藝和器件工程化的支持力度。

　?。?）積極推進微電子學科教育建設(shè)。針對集成電路制造技術(shù)多學科高度融合這一特點，加強具備綜合知識背景的集成電路人才培養(yǎng)，支撐我國新一代集成電路產(chǎn)業(yè)的重大跨越。

　　集成電路產(chǎn)業(yè)是支撐經(jīng)濟社會發(fā)展和國家安全保障的戰(zhàn)略性、基礎(chǔ)性和先導性產(chǎn)業(yè)。當前集成電路發(fā)展正處于重大技術(shù)革新時期，擴展摩爾技術(shù)路線離1nm技術(shù)節(jié)點量產(chǎn)還有4至5代的發(fā)展空間。一方面，需要對新材料、新器件結(jié)構(gòu)和新工藝技術(shù)進行創(chuàng)新研究，突破集成電路持續(xù)微縮的技術(shù)瓶頸；另一方面，需要發(fā)展系統(tǒng)集成新方法和新原理器件。