高性能計(jì)算HPC,異構(gòu)計(jì)算CPU+X,小芯片Chiplet,3nm量產(chǎn)在即……后“摩爾定律”時(shí)代,IC設(shè)計(jì)技術(shù)日新月異,給IC產(chǎn)業(yè)鏈后續(xù)的工藝、測(cè)試、封裝等一整套工序帶來(lái)了極大的挑戰(zhàn),EDA工具同樣受到了技術(shù)風(fēng)暴的沖擊,設(shè)計(jì)軟件更新頻率在加快。

Cadence是一家專門從事電子設(shè)計(jì)自動(dòng)化(EDA)的軟件公司,由SDASystems和ECAD兩家公司于1988年兼并而成。作為三大EDA巨頭企業(yè)之一,Cadence會(huì)如何定義眼下這個(gè)時(shí)代?

Cadence公司解決方案與生態(tài)系統(tǒng)資深總監(jiān)Frank Schirrmeister認(rèn)為:“半導(dǎo)體行業(yè)的多種應(yīng)用都對(duì)EDA工具提出了更高要求,設(shè)計(jì)復(fù)雜度也在隨之增加。五大變革性的驅(qū)動(dòng)因素包括人工智能(AI)/機(jī)器學(xué)習(xí)(ML)、自動(dòng)駕駛、超大規(guī)模計(jì)算、工業(yè)物聯(lián)網(wǎng)以及5G通信。這五大領(lǐng)域的發(fā)展提出了多項(xiàng)關(guān)鍵技術(shù)挑戰(zhàn),包括工具性能,算力的增加,以及高質(zhì)量、集成度更高的設(shè)計(jì)流程?！?/p>

超越摩爾,充滿變數(shù)

過(guò)去的半個(gè)世紀(jì),半導(dǎo)體產(chǎn)業(yè)習(xí)慣于遵循“摩爾定律”去推進(jìn)算力的大跨度發(fā)展,但現(xiàn)在智能設(shè)備種類越來(lái)越多,體積越來(lái)越小,重量越來(lái)越輕,同時(shí)硅芯片已步步逼近物理和經(jīng)濟(jì)成本上的極限。當(dāng)芯片的工藝制程來(lái)到7nm以下時(shí),短溝道效應(yīng)和量子遂穿效應(yīng)給芯片制造帶來(lái)了巨大的挑戰(zhàn)。當(dāng)半導(dǎo)體產(chǎn)業(yè)不能夠再用先進(jìn)制程的方式粗暴地解決問(wèn)題,超越“摩爾定律”便成為一條新路。

圖:處理器性能擬合摩爾定律;圖源:自維基百科

Frank Schirrmeister表示:“超越‘摩爾定律’正在成為新的主流,實(shí)現(xiàn)它的關(guān)鍵是系統(tǒng)創(chuàng)新,包括集成化、軟件和系統(tǒng)分析?！?具體如下:

集成化創(chuàng)新主要包括異構(gòu)3D-IC Chiplet小芯片和封裝的實(shí)現(xiàn),高性能RF開(kāi)發(fā),芯片-封裝-線路板協(xié)同設(shè)計(jì),軟硬件協(xié)同開(kāi)發(fā),以及機(jī)電效應(yīng)。

軟件創(chuàng)新則主要集中于“左移”至早期軟件初啟和糾錯(cuò),同時(shí)考慮系統(tǒng)安全和關(guān)鍵安全性設(shè)計(jì)。

系統(tǒng)分析領(lǐng)域的關(guān)鍵創(chuàng)新是使用可擴(kuò)展的有限元法和網(wǎng)格生成等計(jì)算流體動(dòng)力學(xué)進(jìn)行多物理場(chǎng)分析。3D EM、熱分析以及熱求解器的功能和速度需要獲得進(jìn)一步改進(jìn),要充分利用云架構(gòu)的大規(guī)模并行運(yùn)算能力。

圖:一般而言,IC設(shè)計(jì)公司的運(yùn)算力需求是呈現(xiàn)波型的震蕩

我們都知道這一輪的Chiplet風(fēng)潮是由AMD帶起來(lái)的,但現(xiàn)在它已經(jīng)成為半導(dǎo)體全行業(yè)實(shí)現(xiàn)超越“摩爾定律”的方法論之一。Frank Schirrmeister提到的3D-IC封裝技術(shù)也在討論之列。他指出,利用3D-IC封裝技術(shù)開(kāi)發(fā)SoC和ASIC的趨勢(shì)正在推動(dòng)特定用途芯片的開(kāi)發(fā)。為此,現(xiàn)有的EDA技術(shù)需要獲得計(jì)算軟件算法的增強(qiáng),提供熱學(xué)、電磁學(xué)和流體學(xué)的系統(tǒng)級(jí)分析。

在超越“摩爾定律”這方面,靈活應(yīng)變的能力是企業(yè)制勝的關(guān)鍵,比如在同樣的線寬、同樣工藝的情況下,通過(guò)創(chuàng)新性的布局設(shè)計(jì)實(shí)現(xiàn)芯片價(jià)值的最大化。在這個(gè)過(guò)程中,IP的價(jià)值愈發(fā)凸顯,種類逐漸豐富,在芯片設(shè)計(jì)/制造的成本占比也步步攀高。

當(dāng)我們談到這個(gè)問(wèn)題時(shí),Frank Schirrmeister發(fā)表了自己的看法。他提到,隨著生產(chǎn)企業(yè)愈加希望自己的開(kāi)發(fā)團(tuán)隊(duì)將精力專注于開(kāi)發(fā)獨(dú)特的差異化IP,IP外包的趨勢(shì)將延續(xù)下去。標(biāo)準(zhǔn)化的協(xié)議IP就是非常適合外包的一種。同時(shí),很多協(xié)議的最新版本都非常復(fù)雜,需要具備這一領(lǐng)域更高層次的知識(shí)儲(chǔ)備。其實(shí)并不僅是協(xié)議IP,數(shù)字與混合信號(hào)設(shè)計(jì)、驗(yàn)證也出現(xiàn)了類似趨勢(shì)。

正如Hennessy教授和Patterson教授在2018年圖靈講座所預(yù)測(cè)的,我們正處于特定域架構(gòu)和語(yǔ)言發(fā)展的黃金時(shí)期。開(kāi)發(fā)團(tuán)隊(duì)可以通過(guò)針對(duì)特定應(yīng)用和工作負(fù)載的開(kāi)發(fā)實(shí)現(xiàn)高度定制化。處理器IP的可配置和可擴(kuò)展架構(gòu)已經(jīng)成為了定制加速器的常態(tài),接口的設(shè)計(jì)IP模塊也同時(shí)獲得了優(yōu)化。

處理器IP和設(shè)計(jì)IP的內(nèi)在價(jià)值正在提高,開(kāi)發(fā)團(tuán)隊(duì)可以更專注于差異化定制硬件、架構(gòu)和軟件的開(kāi)發(fā)。

需求無(wú)止,當(dāng)有定數(shù)

誠(chéng)然,當(dāng)下的半導(dǎo)體產(chǎn)業(yè)用日新月異形容都不為過(guò),技術(shù)的更新迭代每時(shí)每刻都在發(fā)生著。但人們追求更高性能的野心是無(wú)休止的,盲目地追新追高會(huì)讓企業(yè)自身迷失方向。

EDA工具作為芯片設(shè)計(jì)的必要一環(huán),在這個(gè)巨變的時(shí)代,很多東西是需要堅(jiān)守并持續(xù)推進(jìn)的。Frank Schirrmeister在受訪過(guò)程中對(duì)此講到了三點(diǎn):

對(duì)于最佳工具的追求是不變的;

對(duì)于高效驗(yàn)證的探索是不變的;

對(duì)于FPGA潛力的開(kāi)發(fā)是不變的。

首先是最佳工具性能的實(shí)現(xiàn),需要更優(yōu)的計(jì)算求解器(numerical solver),硅片簽核精度,單CPU性能,存儲(chǔ)器管理效率,以及存儲(chǔ)器和接口IP的創(chuàng)建。在此過(guò)程中,完全集成的工具流程可以實(shí)現(xiàn)最優(yōu)的功耗、性能及面積(PPA)目標(biāo),包括先進(jìn)工藝節(jié)點(diǎn)的數(shù)字設(shè)計(jì)實(shí)現(xiàn),定制/模擬及射頻(RF)設(shè)計(jì),混合信號(hào)設(shè)計(jì),和全集成的驗(yàn)證流程。將計(jì)算引擎和ML機(jī)器學(xué)習(xí)功能原生集成在一起,以增強(qiáng)工作流程生產(chǎn)力,才是實(shí)現(xiàn)創(chuàng)新的重要路徑。對(duì)此,Cadence制定了智能系統(tǒng)設(shè)計(jì)戰(zhàn)略,不斷交付創(chuàng)新的計(jì)算軟件功能,助力實(shí)現(xiàn)卓越的電子系統(tǒng)設(shè)計(jì)。

其次,驗(yàn)證是一項(xiàng)永無(wú)止境的任務(wù)。哪怕算力不斷提高,設(shè)計(jì)團(tuán)隊(duì)依舊可以隨時(shí)用驗(yàn)證任務(wù)把多出的算力填滿。功能性驗(yàn)證最重要的部分是驗(yàn)證吞吐量,驗(yàn)證團(tuán)隊(duì)需要把精力用在刀刃上,在固定的單位時(shí)間找出并修正最多的錯(cuò)誤。為了實(shí)現(xiàn)成功的驗(yàn)證流程,驗(yàn)證團(tuán)隊(duì)需要足夠的靈活性,為驗(yàn)證流程匹配正確的算力。做到這一點(diǎn),需要支持多處理器架構(gòu),以滿足形式驗(yàn)證與仿真,以及硬件輔助開(kāi)發(fā)的需求。格外值得關(guān)注的是,硬件仿真和原型驗(yàn)證需要在前端一致的前提下,提供足夠的靈活性,充分使用定制化處理器及基于FPGA的架構(gòu)。這也是Cadence將這一功能強(qiáng)大的硬件仿真和原型驗(yàn)證組合稱為“系統(tǒng)動(dòng)力雙劍”的原因。

關(guān)于“對(duì)于FPGA潛力的開(kāi)發(fā)是不變的”這一點(diǎn),Frank Schirrmeister指出,軟件開(kāi)發(fā)和驗(yàn)證的復(fù)雜性是硬件輔助驗(yàn)證的關(guān)鍵驅(qū)動(dòng)因素。今天,超過(guò)80%的設(shè)計(jì)已經(jīng)采用基于FPGA的原型驗(yàn)證,使用硬件仿真加速的比例也在穩(wěn)步提高。不在硬件仿真加速平臺(tái)和原型驗(yàn)證平臺(tái)啟動(dòng)軟件,就直接流片成功的可能性變得非常小。設(shè)計(jì)缺陷一致延續(xù)至啟動(dòng)的風(fēng)險(xiǎn)實(shí)在太高,由于上市時(shí)間推遲而造成的成本和利益損失將極為巨大。驗(yàn)證、硬件仿真加速和原型驗(yàn)證引擎的最優(yōu)平衡極為關(guān)鍵,三者需要發(fā)揮優(yōu)勢(shì)各司其職。通過(guò)統(tǒng)一的前端設(shè)計(jì)來(lái)實(shí)現(xiàn)不同項(xiàng)目階段最優(yōu)的驗(yàn)證基礎(chǔ)設(shè)施復(fù)用是生產(chǎn)力優(yōu)化的關(guān)鍵。

EDA上云,予取予求

工藝微縮至今依然是集成電路制造技術(shù)發(fā)展的最重要的特征之一。雖然目前工藝微縮的速度變慢了,但更先進(jìn)的工藝制程依然在持續(xù)更新中,從而讓相同面積的芯片上可以集成更多的器件,提高芯片性能從而降低單位制造成本。但與此同時(shí),設(shè)計(jì)復(fù)雜度在顯著提升,給EDA工具也帶來(lái)了諸多挑戰(zhàn)。

Frank Schirrmeister對(duì)此表示:“隨著設(shè)計(jì)和產(chǎn)品復(fù)雜性的極速上升,我們需要思考的不再僅僅是芯片,而是要從全局的系統(tǒng)層面實(shí)現(xiàn)最優(yōu)的系統(tǒng)設(shè)計(jì)。這一思維方式的變化驅(qū)動(dòng)了很多芯片-封裝-電路板協(xié)同設(shè)計(jì)和集成領(lǐng)域的創(chuàng)新。這些創(chuàng)新不僅需要將性能最優(yōu)的引擎用于設(shè)計(jì)、組裝、分析和簽核,還需要構(gòu)建集成的開(kāi)發(fā)平臺(tái),以管理復(fù)雜的多領(lǐng)域集成挑戰(zhàn)。”

當(dāng)芯片設(shè)計(jì)工藝越來(lái)越復(fù)雜,云計(jì)算+EDA的模式體現(xiàn)出無(wú)限的妙處。就拿靈活度來(lái)講,傳統(tǒng)的EDA工具為了配合復(fù)雜芯片設(shè)計(jì),需要用大量的服務(wù)器來(lái)提供算力支撐,但我們都知道這些算力并不是全周期都需要的,尤其是在項(xiàng)目早期階段,會(huì)有相當(dāng)一部分算力資源閑置,造成了資源浪費(fèi)。而云能夠按需調(diào)整,按量收費(fèi),EDA上云極大地提升了經(jīng)濟(jì)效益。

如果從芯片設(shè)計(jì)的前后端來(lái)看,EDA上云的優(yōu)勢(shì)會(huì)體現(xiàn)的更為明顯。前端設(shè)計(jì)要求高并發(fā)、多線程、混合隨機(jī)訪問(wèn)等,后端則需要單線程、有序訪問(wèn)和內(nèi)存密集等。這些都可以通過(guò)調(diào)整云參數(shù)來(lái)適配。

“用戶可以利用云架構(gòu)提供的彈性算力獲得成產(chǎn)力和擴(kuò)展性的優(yōu)勢(shì)。一些情況下,用戶無(wú)需面對(duì)云架構(gòu)的復(fù)雜性,因?yàn)橐恍┖诵囊嬉呀?jīng)被重新定義架構(gòu),以支持云計(jì)算的大規(guī)模并行計(jì)算。所以,用戶可以充分享受性能、容量和生產(chǎn)力的升級(jí)?！盕rank Schirrmeister講到,“還有一些情況,如果涉及到云服務(wù)的價(jià)格,或者針對(duì)特定的EDA工作負(fù)載進(jìn)行云實(shí)例的最優(yōu)配置,ML正作為一項(xiàng)關(guān)鍵技術(shù)幫助開(kāi)發(fā)者選擇EDA工作負(fù)載和計(jì)算配置的最佳匹配?！?/p>

后“摩爾定律”時(shí)代,人們?cè)谔剿鞲鞣N各樣的方式/方法去超越它,先進(jìn)封裝、異構(gòu)集成、Chiplet模式……各國(guó)也在成立各種超越摩爾聯(lián)盟和基金會(huì)。日新月異的新技術(shù)讓芯片設(shè)計(jì)的邊際在不斷擴(kuò)大,而這些創(chuàng)新離不開(kāi)EDA工具的幫助。從EDA廠商的角度來(lái)看,要滿足這些新需求,EDA工具也需要不斷創(chuàng)新。

Frank Schirrmeiste提到了驗(yàn)證環(huán)節(jié)的創(chuàng)新,“驗(yàn)證領(lǐng)域的創(chuàng)新層出不窮,智能驗(yàn)證管理將可以自動(dòng)生成測(cè)試,將驗(yàn)證任務(wù)提交給最合適的驗(yàn)證引擎,采集并分析覆蓋率信息,以及支持糾錯(cuò)失敗管理?！?/p>

他還強(qiáng)調(diào)說(shuō):“智能驗(yàn)證必須要充分利用云計(jì)算的大規(guī)模并行計(jì)算,并采用ML技術(shù)提高驗(yàn)證生產(chǎn)力和吞吐量?！?/p>

因此,不管芯片設(shè)計(jì)走在哪一條路徑上,是遵循“摩爾定律”還是超越摩爾,EDA上云都成為必然趨勢(shì)。在此,Frank Schirrmeiste說(shuō)到:“仿真加速必須要用到云計(jì)算和機(jī)器學(xué)習(xí)ML技術(shù)提供的大規(guī)模并行計(jì)算,對(duì)硬件回歸更是如此。抽象化的高效利用推動(dòng)了很多創(chuàng)新技術(shù)的產(chǎn)生,構(gòu)建混合驗(yàn)證環(huán)境,為需要高保真度的設(shè)計(jì)提供寄存器傳輸級(jí)精確度與事務(wù)級(jí)虛擬原型驗(yàn)證實(shí)現(xiàn)的集成。我們正處在邁向新階段的關(guān)口,設(shè)計(jì)團(tuán)隊(duì)和軟件開(kāi)發(fā)者將利用豐富的混合設(shè)置,對(duì)高效評(píng)估模型精確度和仿真性能之間進(jìn)行利弊權(quán)衡?！?/p>

寫在最后

通過(guò)和Frank Schirrmeiste的交流,筆者發(fā)現(xiàn)如今的芯片設(shè)計(jì)已經(jīng)進(jìn)入了百家爭(zhēng)鳴的時(shí)代,不一樣的芯片制造手段必然需要不一樣的芯片設(shè)計(jì)方法,而它們的共同點(diǎn)就是都需要EDA工具的支持。

以不變應(yīng)萬(wàn)變?cè)谶@個(gè)時(shí)代對(duì)于EDA廠商而言是行不通的,靈活性將成為EDA工具一個(gè)重要的性能指標(biāo),而靈活性是云與生俱來(lái)的本領(lǐng)。因此,還是用Frank Schirrmeiste的話來(lái)收尾,“業(yè)界正迎來(lái)SaaS作為EDA工具使用模型的時(shí)代,自動(dòng)化將為用戶提供最優(yōu)的異構(gòu)架構(gòu),以最高效的方式執(zhí)行EDA工作負(fù)載?！?/p>