一种基于国产嵌入式CPU核的BP神经网络SoC设计
2021年电子技术应用第4期
徐文亮
杭州电子科技大学 电子信息学院，浙江 杭州310018
摘要： 基于国产嵌入式CPU核CK803S及其SoC设计平台，设计一款BP神经网络SoC。给出了SoC的设计结构及BP神经网络硬件加速器的设计方案，针对BP神经网络硬件加速器中非线性的Sigmod和Guass激活函数，选择了一种既不影响速度又节约资源的方法来实现，并对其性能、功耗进行优化。验证结果表明，设计满足要求。
中圖分類號： TN47；TN492
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200949
中文引用格式： 徐文亮. 一種基于國產(chǎn)嵌入式CPU核的BP神經(jīng)網(wǎng)絡SoC設計[J].電子技術(shù)應用，2021，47(4)：63-66.
英文引用格式： Xu Wenliang. Design of a BP neural network SoC based on domestic embedded CPU[J]. Application of Electronic Technique，2021，47(4)：63-66.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200949
中文引用格式： 徐文亮. 一種基于國產(chǎn)嵌入式CPU核的BP神經(jīng)網(wǎng)絡SoC設計[J].電子技術(shù)應用，2021，47(4)：63-66.
英文引用格式： Xu Wenliang. Design of a BP neural network SoC based on domestic embedded CPU[J]. Application of Electronic Technique，2021，47(4)：63-66.
Design of a BP neural network SoC based on domestic embedded CPU
Xu Wenliang
School of Electronic Information，Hangzhou Dianzi University，Hangzhou 310018，China
Abstract： The paper designs a Back Propagation(BP)neural network system on chip(SoC) based on the domestic embedded Central Processing Unit(CPU) CK803S and its SoC design platform. The design structure of SoC and the design scheme of BP neural network hardware accelerator are given, and for the non-linear BP activation functions Sigmod and Guass, a method that can save hardware resources while not affect the speed is selected to implement them,and optimize accelerator′s performance and power consumption.The verification results show that the design can meet the requirements.
Key words : BP neural network；domestic embedded processor CK803S；SoC design platform；FPGA implement
0 引言
人工神經(jīng)網(wǎng)絡的實現(xiàn)方法主要分為硬件實現(xiàn)[1]和軟件實現(xiàn)[2]兩種。神經(jīng)網(wǎng)絡軟件實現(xiàn)的方法具有并行度低和實現(xiàn)速度慢的特點，并且不能滿足神經(jīng)網(wǎng)絡對實時運算的要求。除此之外，最大的缺點是用軟件模擬實現(xiàn)的方法需要龐大體積的計算機作支持，這樣就很不適合應用于嵌入式場景?；谟布崿F(xiàn)的神經(jīng)網(wǎng)絡具有運算速度快、并行性高等優(yōu)點[3]，并且在實時運算方面也能滿足要求。綜合考慮，本文采用硬件實現(xiàn)的方法來設計人工神經(jīng)網(wǎng)絡。
本文設計的目的是找到一種方法——硬件實現(xiàn)的神經(jīng)網(wǎng)絡能夠進行動態(tài)調(diào)節(jié)，既可以實現(xiàn)神經(jīng)網(wǎng)拓撲結(jié)構(gòu)的動態(tài)調(diào)節(jié)，即每層網(wǎng)絡和每層神經(jīng)元的個數(shù)動態(tài)可調(diào)，也可以實現(xiàn)輸入權(quán)值和閾值的自動更新。本文以BP神經(jīng)網(wǎng)絡為例，使用國產(chǎn)嵌入式CPU CK803S及其SoC設計平臺SmartL-Prime，實現(xiàn)一款BP神經(jīng)網(wǎng)絡SoC的設計。
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作者信息：
徐文亮
(杭州電子科技大學 電子信息學院，浙江 杭州310018)
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