《電子技術(shù)應(yīng)用》
您所在的位置：首頁(yè) > 模擬設(shè)計(jì) > 設(shè)計(jì)應(yīng)用 > 一種新型的采用電流轉(zhuǎn)向電荷泵的快速鎖定小數(shù)分頻鎖相環(huán)
一種新型的采用電流轉(zhuǎn)向電荷泵的快速鎖定小數(shù)分頻鎖相環(huán)
2020年電子技術(shù)應(yīng)用第12期
區(qū)健川1，蔡良偉1，徐 淵2，陳 享1，廖嘉雯1
1.深圳大學(xué) 電子與信息工程學(xué)院，廣東 深圳518600；2.深圳技術(shù)大學(xué) 大數(shù)據(jù)與互聯(lián)網(wǎng)學(xué)院，廣東 深圳518600
摘要： 基于SMIC 0.13 μm工藝設(shè)計(jì)了一款工作電壓為1.5 V的模擬整數(shù)分頻鎖相環(huán)(Phase Locked Loop，PLL)，提出了一種能有效解決電荷分流、提高開(kāi)關(guān)速度的新型電流轉(zhuǎn)向電荷泵，同時(shí)基于環(huán)形差分反相器設(shè)計(jì)了具有低相位噪聲特點(diǎn)的壓控振蕩器。在整數(shù)分頻鎖相環(huán)基礎(chǔ)上，加入MASH3結(jié)構(gòu)的數(shù)字Σ-Δ調(diào)制器(Delta Sigma Modulation，DSM)實(shí)現(xiàn)了一種數(shù)模混合的快速鎖定小數(shù)分頻鎖相環(huán)，能在輸入?yún)⒖碱l率為26 MHz下輸出頻率范圍0.8 GHz~2.0 GHz，具有低噪聲、低頻率步進(jìn)和快速鎖定等優(yōu)點(diǎn)。
中圖分類(lèi)號(hào)： TN911.8；TN431.1
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.200525
中文引用格式： 區(qū)健川，蔡良偉，徐淵，等. 一種新型的采用電流轉(zhuǎn)向電荷泵的快速鎖定小數(shù)分頻鎖相環(huán)[J].電子技術(shù)應(yīng)用，2020，46(12)：61-66.
英文引用格式： Ou Jianchuan，Cai Liangwei，Xu Yuan，et al. A new fast-locking fractional frequency division phase-locked loop using current steering charge pump[J]. Application of Electronic Technique，2020，46(12)：61-66.
A new fast-locking fractional frequency division phase-locked loop using current steering charge pump
Ou Jianchuan1，Cai Liangwei1，Xu Yuan2，Chen Xiang1，Liao Jiawen1
1.College of Electronics and Information Engineering，Shenzhen University，Shenzhen 518600，China； 2.College of Big Data and Internet，Shenzhen Technology University，Shenzhen 518600，China
Abstract： Based on the SMIC 0.13 μm process，an analog integer frequency PLL with 1.5 V working voltage is designed, and a new type of current steering charge pump that can effectively solve the charge shunt and improve the switching speed is proposed. At the same time, a voltage controlled oscillator with low phase noise is designed based on the ring differential inverter. On the basis of the integer frequency-division PLL, the digital DSM with MASH3 structure is added to realize a digital-analog mixed fast-locked decimal frequency-division phase-locked loop, which can be the output frequency range from 0.8 GHz to 2.0 GHz at 26 MHz， and has the advantages of low noise, low frequency stepping, and fast lock.
Key words : phase locked loop；fractional-n；Delta Sigma modulation；fast locking

0 引言

    在窄帶物聯(lián)網(wǎng)(Narrow Band Internet of Things，NB-IoT)的片上系統(tǒng)(System on Chip，SoC)中，需要實(shí)現(xiàn)數(shù)字基帶電路和射頻(Radio Frequency，RF)電路的集成，而PLL作為時(shí)鐘恢復(fù)電路、頻率合成器、相位偏移減小電路的重要部分也被廣泛集成于SoC中。對(duì)于NB-IoT收發(fā)機(jī)模塊中，接收機(jī)需要本地頻率源振蕩頻率與發(fā)射機(jī)載波頻率之間的高度同步，所以時(shí)鐘模塊中PLL對(duì)相位噪聲和鎖定時(shí)間有嚴(yán)格的要求，以符合NB-IoT通信要求。目前對(duì)于NB-IoT的PLL主要研究方向是實(shí)現(xiàn)快速鎖定和低相位噪聲的頻率輸出，而且有較小的可調(diào)輸出頻率步進(jìn)和低電壓工作以滿足功耗要求[1]。

    在文獻(xiàn)[2]中，為加快鎖定時(shí)間設(shè)計(jì)了一種特性結(jié)構(gòu)的電荷泵。當(dāng)鎖相環(huán)開(kāi)始跟蹤頻率和相位時(shí)，這種電荷泵輸出時(shí)的電流和鎖相環(huán)帶寬會(huì)相對(duì)減少，以加快鎖定時(shí)間，但并沒(méi)有進(jìn)行對(duì)壓控振蕩器(Voltage Controlled Oscillator，VCO)優(yōu)化。對(duì)于設(shè)計(jì)低相位噪聲的PLL來(lái)看，優(yōu)化VCO是必不可少的，在文獻(xiàn)[3]中，設(shè)計(jì)了用于鎖相環(huán)的電流饑餓型COMS VCO，從而大大降低輸出噪聲，能有效提高鎖相環(huán)的穩(wěn)定性。

    對(duì)于小數(shù)分頻部分，文獻(xiàn)[4]中通過(guò)對(duì)比四種傳統(tǒng)的DSM(MASH3、MASH4、SLDSM4、SLDSM5)，從相位噪聲、分?jǐn)?shù)階激勵(lì)和設(shè)計(jì)復(fù)雜性的綜合評(píng)估中，得出最適合本設(shè)計(jì)需求的是MASH3結(jié)構(gòu)。

    本文針對(duì)PLL在RF電路中低噪聲和快速鎖定等應(yīng)用，提出了一款電流轉(zhuǎn)向電荷泵技術(shù)實(shí)現(xiàn)快速鎖定鎖相環(huán)的方法。同時(shí)參考了文獻(xiàn)[5]的VCO結(jié)構(gòu)，增加輸出緩存單元以獲得更低的相位噪聲。在整數(shù)分頻的基礎(chǔ)上，又加入了MASH3結(jié)構(gòu)的數(shù)字DSM模塊，使鎖相環(huán)實(shí)現(xiàn)了小數(shù)分頻的功能。

    在NB-IoT芯片的收發(fā)機(jī)中，鎖相環(huán)除了提供基帶的工作頻率外，還要為發(fā)射機(jī)和接收機(jī)提供符合NB-IoT通信要求的890 MH~1 780 MHz的本振頻率。本文所設(shè)計(jì)的鎖相環(huán)能在工作電壓1.5 V和參考頻率26 MHz下，輸出頻率范圍0.8 GHz~2.0 GHz，頻率步進(jìn)為396 Hz，并且具有低噪聲(-78 dBc/Hz@1MHz)和快速鎖定時(shí)間(少于2.0 μs)的優(yōu)點(diǎn)。




本文詳細(xì)內(nèi)容請(qǐng)下載:http://ihrv.cn/resource/share/2000003255




作者信息:

區(qū)健川1，蔡良偉1，徐  淵2，陳  享1，廖嘉雯1

(1.深圳大學(xué) 電子與信息工程學(xué)院，廣東 深圳518600；2.深圳技術(shù)大學(xué) 大數(shù)據(jù)與互聯(lián)網(wǎng)學(xué)院，廣東 深圳518600)

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。