《電子技術(shù)應(yīng)用》
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Innovus機(jī)器學(xué)習(xí)在高性能CPU設(shè)計(jì)中的應(yīng)用
2020年電子技術(shù)應(yīng)用第8期
邊少鮮1，Micheal Feng1，David Yue1，欒曉琨1，蔡 準(zhǔn)2，蔣劍鋒1
1.天津飛騰信息技術(shù)有限公司，湖南 長(zhǎng)沙410000；2.上海楷登電子科技有限公司，上海201204
摘要： 高性能芯片設(shè)計(jì)在7 nm及更高級(jí)的工藝節(jié)點(diǎn)上，設(shè)計(jì)規(guī)模更大、頻率更高、設(shè)計(jì)數(shù)據(jù)和可變性更復(fù)雜，物理設(shè)計(jì)難度增大。機(jī)器學(xué)習(xí)在多領(lǐng)域均獲得成功應(yīng)用，復(fù)雜的芯片設(shè)計(jì)是應(yīng)用機(jī)器學(xué)習(xí)的一個(gè)很好的領(lǐng)域。Cadence將機(jī)器學(xué)習(xí)算法內(nèi)置到Innovus工具中，通過(guò)對(duì)芯片設(shè)計(jì)數(shù)據(jù)進(jìn)行學(xué)習(xí)建模，建立機(jī)器學(xué)習(xí)模型，從而提升芯片性能表現(xiàn)。建立了一個(gè)應(yīng)用機(jī)器學(xué)習(xí)優(yōu)化延時(shí)的物理流程來(lái)提升芯片設(shè)計(jì)性能。詳細(xì)討論分析了分別對(duì)單元延時(shí)、線延時(shí)、單元和線延時(shí)進(jìn)行優(yōu)化對(duì)設(shè)計(jì)的影響，進(jìn)而找到一個(gè)較好的延時(shí)優(yōu)化方案。最后利用另一款設(shè)計(jì)難度更大，性能要求更高的模塊從時(shí)序、功耗、線長(zhǎng)等方面較為全面地分析驗(yàn)證設(shè)計(jì)方案的合理性。
中圖分類(lèi)號(hào)： TN402
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.209801
中文引用格式： 邊少鮮，Micheal Feng，David Yue，等. Innovus機(jī)器學(xué)習(xí)在高性能CPU設(shè)計(jì)中的應(yīng)用[J].電子技術(shù)應(yīng)用，2020，46(8)：54-59，63.
英文引用格式： Bian Shaoxian，Micheal Feng，David Yue，et al. Innovus machine learning application in performance CPU design[J]. Application of Electronic Technique，2020，46(8)：54-59，63.
Innovus machine learning application in performance CPU design
Bian Shaoxian1，Micheal Feng1，David Yue1，Luan Xiaokun1，Cai Zhun2，Jiang Jianfeng1
1.Tianjin Phytium Technology Co.，Ltd.，Changsha 410000，China；2.Cadence Design Systems，Inc.，Shanghai 202014，China
Abstract： The high-performance chip design has a larger design scale, higher frequency, more complex design data and reliability, and more signoff indicators under 7 nm and higher process nodes. Machine learning has been successfully applied in many fields, and complex chip design is a good field for applying machine learning. Cadence built the algorithm into the Innovus tool, and built the machine learning model by learning and modeling the chip design data to improve chip performance. A physical design process that applies machine learning to optimize latency is established to improve chip design performance. This paper presents a machining-learning-based physical design flow that optimizes delay to improve chip design performance. In orde to choose a better solution，the effect of optimizing the cell delay，net delay，cell and net delay separately on the design was discussed and analyisised in detail. Finally，the solution is applied to another block design with more difficult design and higher performance requirements . To verifies the consistency of the flow，a more comprehensive analysis is completed from the aspects of timing，power，wire length，etc.
Key words : machine learning；Innovus；chip design；physical design

0 引言

    摩爾定律揭示了集成電路的集成度和技術(shù)節(jié)點(diǎn)的飛速發(fā)展，這使得芯片設(shè)計(jì)的復(fù)雜度和數(shù)據(jù)量快速上升，尤其是芯片的物理設(shè)計(jì)更是涉及海量的數(shù)據(jù)和信息，且運(yùn)行時(shí)間和設(shè)計(jì)周期漫長(zhǎng)，迭代一次的時(shí)間和資源代價(jià)很大，這對(duì)設(shè)計(jì)師的經(jīng)驗(yàn)與能力要求很高。機(jī)器學(xué)習(xí)如今在各個(gè)領(lǐng)域都有廣泛的應(yīng)用，其能學(xué)習(xí)數(shù)據(jù)規(guī)律建立模型從而快速推斷結(jié)果[1]。如果能在物理設(shè)計(jì)中應(yīng)用機(jī)器學(xué)習(xí)挖掘設(shè)計(jì)規(guī)律，且基于推斷的求解來(lái)進(jìn)行物理設(shè)計(jì)，可加速芯片設(shè)計(jì)。國(guó)內(nèi)外很多學(xué)者在此方面有了成功的研究，包括PAN D Z等詳細(xì)介紹的在物理設(shè)計(jì)中應(yīng)用機(jī)器學(xué)習(xí)[2]。LI B使用機(jī)器學(xué)習(xí)由全局布線線預(yù)測(cè)詳細(xì)布線結(jié)果[3]。TSMC在物理設(shè)計(jì)中應(yīng)用機(jī)器學(xué)習(xí)的兩款芯片分別可使頻率提升40 MHz和減少20 000時(shí)鐘門(mén)控單元等[4]。

    本文基于Cadence Innovus工具建立應(yīng)用機(jī)器學(xué)習(xí)進(jìn)行延時(shí)優(yōu)化的物理設(shè)計(jì)流程，研究7 nm工藝下不同層金屬的特性，設(shè)置三個(gè)實(shí)驗(yàn)組單元延時(shí)優(yōu)化、線延時(shí)優(yōu)化、單元和線延時(shí)同時(shí)優(yōu)化與傳統(tǒng)物理設(shè)計(jì)流程進(jìn)行對(duì)比分析。同時(shí)將應(yīng)用機(jī)器學(xué)習(xí)進(jìn)行延時(shí)優(yōu)化的物理設(shè)計(jì)流程應(yīng)用到更大規(guī)模，設(shè)計(jì)復(fù)雜度更高的ARM架構(gòu)的一款CPU設(shè)計(jì)中，均得到了很好地性能優(yōu)化。最終確定了兩款模塊芯片均采用Innovus機(jī)器學(xué)習(xí)進(jìn)行延時(shí)優(yōu)化的物理設(shè)計(jì)流程。




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作者信息:

邊少鮮1，Micheal Feng1，David Yue1，欒曉琨1，蔡  準(zhǔn)2，蔣劍鋒1

(1.天津飛騰信息技術(shù)有限公司，湖南 長(zhǎng)沙410000；2.上?？请娮涌萍加邢薰?，上海201204)

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