在過去的數(shù)年中，芯片粒（chiplet）正在成為Intel等半導(dǎo)體巨頭力推的一種技術(shù)。事實(shí)上，芯片粒有可能成為SoC之后的下一個芯片生態(tài)革命。
Intel發(fā)布AgileX FPGA，可定制芯片粒成為亮點(diǎn)
四月初，Intel發(fā)布了最新的AgileX系列FPGA，性能可以比上一代Stratix 10提升40%，且FPGA上的DSP可以支持高達(dá)40TOPS的算力。該FPGA中，最引人注目的是大量使用了芯片粒的概念做設(shè)計，甚至可以支持第三方芯片粒。
AgileX FPGA的設(shè)計概念如上圖所示。在中間是10nm工藝制造的FPGA芯片。而圍繞在FPGA四周的（圖中的112G XCVR收發(fā)機(jī)，PCIe Gen5等）則是芯片粒。從這里可以看到，芯片粒指的是一些IP模塊，這些模塊在傳統(tǒng)設(shè)計中是SoC的一部分，而現(xiàn)在則單獨(dú)做成一塊芯片粒，并且使用封裝技術(shù)（AgileX中使用了Intel的EMIB技術(shù)）與其他芯片連接到了一起。
值得注意的是，這里的芯片粒事實(shí)上是由用戶選擇的，圖中給出的HBM、112G XCVR、CPU Coherent Interface、PCIe Gen5等只是Intel的推薦芯片粒，而Intel也給了用戶自由度以選擇自己想要的芯片粒與FPGA封裝到一起，甚至可以自己去做一塊定制化的芯片粒來與FPGA互聯(lián)（為了加快開發(fā)速度，Intel建議用戶與eASIC合作來實(shí)現(xiàn)快速芯片定制流程）。這些芯片?？梢允褂糜脩糁贫ǖ陌雽?dǎo)體工藝來設(shè)計，只是最后在封裝到一起的時候需要使用Intel的EMIB技術(shù)。
從Intel AgileX的例子中，我們也可以看到最近很熱門的芯片粒的一些特點(diǎn)。Chiplet的英文直譯是“小芯片”，事實(shí)上是把原來完整ASIC或SoC的一部分做成了單獨(dú)的芯片并且用封裝技術(shù)封裝到了一起。較復(fù)雜的芯片粒可以是多核處理器中的一個或者數(shù)個核（如AMD的Zepplin），而較簡單的芯片粒甚至可以是原本SoC上的一個IP（例如前面例子里的PCIe或HBM模塊）。
與SiP的概念相對比，可以說芯片粒是SiP大概念下的一種實(shí)現(xiàn)，因為最后芯片粒還是會封裝到一起成為一個SiP；而與傳統(tǒng)SiP實(shí)現(xiàn)相比，芯片粒更強(qiáng)調(diào)用規(guī)模更小的多個芯片（每個芯片往往只是SoC中的一個IP，單個芯片粒本身無法實(shí)現(xiàn)復(fù)雜功能）去做封裝內(nèi)集成，這樣原來在SoC內(nèi)做的IP集成現(xiàn)在可以在封裝內(nèi)實(shí)現(xiàn)，從而降低成本，提高靈活性；而傳統(tǒng)的SiP中集成的芯片往往本身已經(jīng)較為完整，但是出于成本和模組尺寸等理由集成在一個封裝里。所以我們可以認(rèn)為芯片粒實(shí)際上是把傳統(tǒng)SiP中的SoC再拆分成多個IP并且由封裝技術(shù)集成到了一起。
Intel并非芯片粒的唯一支持者。去年11月，AMD發(fā)布的Rome架構(gòu)處理器也是由多塊7nm Zen2處理器芯片粒和一塊14nm 互聯(lián)和IO芯片使用2.5D技術(shù)封裝而成，其中每塊7nm Zen2芯片粒都含有8個核，而多塊芯片粒經(jīng)過組合最多可以實(shí)現(xiàn)64核，芯片粒之間則通過14nm互聯(lián)芯片進(jìn)行芯片間通信。但是與AMD的不同點(diǎn)在于，Intel在AgileX上顯示出了開放的姿態(tài)，愿意讓更多用戶也能自由定制芯片粒，從而營造出一個技術(shù)生態(tài)；而AMD則更保守一些，目前芯片粒技術(shù)仍然主要是給自己使用。
芯片粒背后的推動力
Intel和AMD都在積極使用芯片粒技術(shù)，那么芯片粒背后的推動力到底是什么？
首先，我們認(rèn)為芯片粒背后最主要的推動力來自于成本。隨著先進(jìn)半導(dǎo)體工藝越來越接近物理極限，其成本也越來越高。而另一方面，芯片的良率與芯片的面積有關(guān)。從直覺上說，假如在晶圓上10mm^2的面積上出現(xiàn)了一個制造瑕疵，那么在芯片面積也是10mm^2的情況下，這塊芯片就沒法用了；而如果芯片面積是5mm^2，那么10mm^2的面積可以容納兩塊該芯片，如果出了一個制造瑕疵那么兩塊芯片中至少還有一塊芯片可以用。
在芯片良率數(shù)學(xué)模型的曲線中，我們也可以看到隨著芯片面積增大，芯片良率會下降。因此，在先進(jìn)半導(dǎo)體工藝節(jié)點(diǎn)上制造大面積芯片的成本非常高，一方面先進(jìn)半導(dǎo)體工藝很昂貴，另一方面良率也隨著面積下降，兩相結(jié)合就進(jìn)一步推高了芯片的成本。
對于這個先進(jìn)工藝中芯片的良率和成本問題，芯片粒就是一個很好的解決方案。與其制造一塊面積很大，良率很低（因此成本很高）的大芯片，還不如把芯片上的各個模塊各自做成芯片粒，而整個系統(tǒng)則在封裝內(nèi)完成集成。由于芯片粒面積較小，因此其良率也較好，總體來看使用芯片粒在封裝內(nèi)集成系統(tǒng)的辦法相比直接設(shè)計一塊大SoC的良率和成本都有改善。因此，我們看到Intel和AMD在使用先進(jìn)半導(dǎo)體工藝節(jié)點(diǎn)的復(fù)雜芯片系統(tǒng)上，都使用了芯片粒架構(gòu)以改善良率和成本。
除了成本之外，芯片粒的另一個推動力就是異構(gòu)計算和集成 。隨著摩爾定律接近瓶頸，靠半導(dǎo)體工藝進(jìn)步來提升芯片性能越來越難，因此芯片的性能提升往往來自于針對特定應(yīng)用的定制化設(shè)計。芯片粒就能提供這樣的機(jī)會，芯片廠商可以針對特定應(yīng)用設(shè)計專用的高性能芯片粒，并且和其他通用芯片粒（例如內(nèi)存，高速串行接口等）集成在封裝里，從而實(shí)現(xiàn)異構(gòu)計算和集成以提升系統(tǒng)性能。
芯片粒生態(tài)——半導(dǎo)體行業(yè)下一個重要變革
Intel在AgileX FPGA產(chǎn)品中鼓勵用戶自主選擇和設(shè)計芯片粒以搭建為自己應(yīng)用優(yōu)化的系統(tǒng)是Intel正在努力構(gòu)建芯片粒生態(tài)的重要標(biāo)志。而芯片粒生態(tài)一旦形成，將會成為堪比SoC的重要芯片設(shè)計范式。
我們不妨回顧一下SoC模式帶來的變化。在SoC的模式出現(xiàn)前，一個芯片廠商如果想要設(shè)計一款芯片，必須有能力獨(dú)立設(shè)計芯片上的所有模塊。這大大增加了芯片設(shè)計的門檻。而隨著SoC模式的出現(xiàn)，芯片廠商可以通過自主采購IP并做集成的方式來設(shè)計芯片，這樣芯片廠商只需要負(fù)責(zé)設(shè)計芯片中最核心的模塊，而其他通用IP都可以直接購買，在有些情況下芯片廠商甚至不用設(shè)計任何模塊，而只是通過IP模塊之間的巧妙搭配來實(shí)現(xiàn)創(chuàng)新。可以說SoC（加上Fabless）是上世紀(jì)半導(dǎo)體行業(yè)最大的革新，它大大降低了芯片設(shè)計的門檻，也讓半導(dǎo)體產(chǎn)業(yè)變得更加欣欣向榮。
而在異構(gòu)計算逐漸成為主流的今天，芯片粒生態(tài)的出現(xiàn)則可望幫助芯片系統(tǒng)設(shè)計廠商進(jìn)一步降低設(shè)計異構(gòu)計算系統(tǒng)的成本。通過使用芯片粒加上封裝集成技術(shù)，廠商只需要設(shè)計核心部分的芯片粒，該芯片?？梢苑浅：唵?，只需包括核心功能即可。內(nèi)存接口、PCIe接口、WiFi等通用模塊直接購買現(xiàn)成的芯片粒即可。這樣一來，相比SoC，芯片粒更進(jìn)一步降低了設(shè)計和集成的難度，同時也降低了設(shè)計的成本。
一方面，由于只需要設(shè)計核心模塊，設(shè)計時間就大大縮短了，這就很大程度上降低了成本；
另一方面，不少芯片系統(tǒng)的核心模塊其實(shí)不用使用最先進(jìn)的工藝，因此可以使用成熟工藝來實(shí)現(xiàn)核心模塊的芯片粒，然后再去和使用最先進(jìn)工藝的通用芯片粒模塊做封裝上集成。這樣一來，比起全部使用最先進(jìn)的工藝做一塊大芯片，使用芯片粒的解決方案在成本和風(fēng)險方面都大大改善了。
由于使用芯片粒會大大降低芯片設(shè)計門檻，因此一旦芯片粒的生態(tài)鋪開，我們預(yù)計會看到許多傳統(tǒng)上不做芯片的硬件、系統(tǒng)以及互聯(lián)網(wǎng)公司都開始做自己的定制化芯片粒系統(tǒng)。這將會為芯片行業(yè)帶來新的變革。從這個角度來看，能把握住芯片粒生態(tài)的廠商將會在芯片粒時代扮演極其重要的角色，就像TSMC等代工廠在SoC+Fabless時代的角色一樣。現(xiàn)在看來，Intel通過積極推動第三方芯片粒與自己的FPGA集成，正在成為開放芯片粒生態(tài)的領(lǐng)跑者。未來的芯片粒帶來的芯片生態(tài)變革，讓我們拭目以待。